TMS320C61416控制FPGA數據加載設計（二）

　　本系統中2片FPGA加載的原理一樣。為避免繁瑣，這里以1片FPGA_A為例來(lái)作介紹。

　　CPLD在系統中負責2項工作。

　?、儆成銬SP端Flash分頁(yè)寄存器：控制Flash的高3位地址線(xiàn)，分8頁(yè)，每頁(yè)1 MB空間。

　?、谟成銬SP端2片FPGA的加載寄存器：

　　a.配置寄存器FpgaA(B)_config_Reg[8：O]。負責配置數據和時(shí)鐘，高8位為Byte-Swapped前的數據位，輸出到配

　　置引腳時(shí)進(jìn)行字節交換，最低位為CCLK位。

　　b.控制寄存器FpgaA(B)_Prog_Reg[2：O]。負責外部控制引腳，分別為CS_B、RDWR_B和PROG_B。

　　c.狀態(tài)寄存器FpgaA(B)_State_Reg[2：0]。負責回讀配置中的握手信號，分別為BUSY、DONE和INIT_B。

　　由Bootloader引導的用戶(hù)程序由C語(yǔ)言開(kāi)發(fā)，在CCS下調試通過(guò)。它主要實(shí)現Flash翻頁(yè)，把之前燒寫(xiě)在Flash中的BIN文件，通過(guò)上述CPLD中3個(gè)加載寄存器對FPGA進(jìn)行上電配置。具體流程如圖3所示。

　　當前FPGA配置時(shí)鐘CCLK是在用戶(hù)程序中通過(guò)DSP寫(xiě)命令產(chǎn)生的，即寫(xiě)FpgaA(B)_Config_Reg的CCLK位高低電平;同時(shí)8位配置數據也連續寫(xiě)2次，由CPLD鎖存到FPGA總線(xiàn)上，便能充分保證圖1中該有效數據在CCLK上升沿上被鎖。

　　以下是CPLD中動(dòng)態(tài)加載部分的Verilog代碼：

　　//FPGA控制寄存器(DSP只寫(xiě))

　　結 語(yǔ)

　　該系統已成功用于某公司一款軟件無(wú)線(xiàn)電平臺中，通過(guò)反復軟硬件調試，現已投放市場(chǎng)。此平臺不僅可以實(shí)現上述提到的上電Flash自行加載FPGA的目的，還可在其配置完以后通過(guò)主機端對FPGA實(shí)現動(dòng)態(tài)加載，充分滿(mǎn)足了軟件無(wú)線(xiàn)電中可重構化、實(shí)時(shí)靈活的指導思想。