使用MATLAB和Simulink算法創(chuàng )建FPGA原型（一）

芯片設計和驗證工程師通常要為在硅片上實(shí)現的每一行RTL代碼寫(xiě)出多達10行測試平臺代碼。驗證任務(wù)在設計周期內可能會(huì )占用50%或更多的時(shí)間。盡管如此辛苦，仍有接近60%的芯片存在功能瑕疵，需要返工。由于HDL仿真不足以發(fā)現系統級錯誤，芯片設計人員正利用FPGA來(lái)加速算法創(chuàng )建和原型設計。

　　利用FPGA處理大型測試數據集可以使工程師快速評估算法和架構并迅速做出權衡。工程師也可以在實(shí)際環(huán)境下測試設計，避免因使用HDL仿真器消耗大量時(shí)間。系統級設計和驗證工具（如MATLAB和Simulink）通過(guò)在FPGA上快速建立算法原型，可以幫助工程師實(shí)現這些優(yōu)勢。

　　本文將介紹使用MATLAB和Simulink創(chuàng )建FPGA原型的最佳方法。這些最佳方法包括：在設計過(guò)程初期分析定點(diǎn)量化的效應并優(yōu)化字長(cháng)，產(chǎn)生更小、更高效的實(shí)現方案；利用自動(dòng)HDL代碼生成功能，更快生成FPGA原型；重用具有HDL協(xié)同仿真功能的系統級測試平臺，采用系統級指標分析HDL實(shí)現方案；通過(guò)FPGA在環(huán)仿真加速驗證（圖1）。

　　為什么在FPGA上建立原型？

　　在 FPGA上建立算法原型可以增強工程師的信心，使他們相信自己的算法在實(shí)際環(huán)境中的表現能夠與預期相符。除了高速運行測試向量和仿真方案，工程師還可以利用FPGA原型試驗軟件功能以及諸如RF和模擬子系統的相關(guān)系統級功能。此外，由于FPGA原型運行速度更快，可以使用大型數據集，暴露出仿真模型未能發(fā)現的缺陷。

　　采用HDL代碼生成功能的基于模型的設計可以使工程師有效地建立FPGA原型，如圖2所示。該圖向我們展示了這樣一種現實(shí)情況：工程師經(jīng)?？s短詳細設計階段，試圖通過(guò)盡快開(kāi)始硬件開(kāi)發(fā)階段以符合開(kāi)發(fā)周期的要求?，F實(shí)中，當工程師發(fā)現定點(diǎn)算法達不到系統要求時(shí)，就得在 HDL創(chuàng )建階段重新審視詳細設計階段。這樣的重疊工作將使HDL創(chuàng )建階段延長(cháng)（如紫色長(cháng)條所示），并可能引發(fā)各種設計問(wèn)題（如膠合邏輯或設計補?。?。

　　由于自動(dòng)HDL代碼生成流程比手工編碼快，工程師得以把節省下來(lái)的時(shí)間投入到詳細設計階段，生成更優(yōu)質(zhì)的定點(diǎn)算法。與手動(dòng)的工作流程相比，這種方法使工程師能夠以更快的速度生成質(zhì)量更佳的FPGA原型。

數字下變頻器案例研究

　　為了說(shuō)明采用基于模型的設計建立FPGA原型的最佳方法，可借助數字下變頻器（DDC）來(lái)進(jìn)行案例研究。在眾多的通信系統中，DDC是一種普通的構建塊（圖 3）。該構建塊用于將高速通帶輸入轉換為低速基帶輸出，以便使用較低采樣率時(shí)鐘進(jìn)行處理。這樣，在硬件實(shí)施階段便可降低功耗、節約資源。DDC的主要部件包括：數控振蕩器（NCO）、混頻器和數字濾波器鏈路（圖4）。

　　在設計過(guò)程初期分析定點(diǎn)量化的效應

　　工程師通常使用浮點(diǎn)數據類(lèi)型來(lái)測試新的構想和開(kāi)發(fā)初始算法。然而，FPGA和 ASIC硬件實(shí)現要求轉換為定點(diǎn)數據類(lèi)型，而這往往會(huì )造成量化誤差。使用手動(dòng)工作流程時(shí)，通常在HDL編碼過(guò)程中執行定點(diǎn)量化。在該工作流程中，工程師無(wú)法輕易地通過(guò)比較定點(diǎn)表示形式和浮點(diǎn)參考值量化定點(diǎn)量化的效應，而分析針對溢出的HDL實(shí)現也同樣不易。