USB IP核的設計和應用
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此模塊是為了提高本IP核的可重用性而設計的。他主要包括WishBone總線(xiàn)接口、AMBA ASB總線(xiàn)接口和相應的配置寄存器。若使用于WishBone總線(xiàn)結構的SoC中，則在綜合前通過(guò)宏定義進(jìn)行設置啟用WishBone總線(xiàn)接口，這樣整個(gè)USB IP核可以無(wú)縫接入WishBone總線(xiàn)結構的SoC中。若使用于A(yíng)MBA ASB總線(xiàn)結構的SoC中，則在綜合前通過(guò)宏定義進(jìn)行設置啟用AMBA總線(xiàn)接口無(wú)縫接入其SoC中。由于是在綜合前通過(guò)宏定義的，因此在實(shí)際綜合的時(shí)候，只會(huì )將宏定義的總線(xiàn)模塊綜合成實(shí)際電路，而不會(huì )兩個(gè)總線(xiàn)接口模塊都給綜合，節省資源。同時(shí)當此IP核要應用于其他的總線(xiàn)結構SoC中，如Altera的Avalon總線(xiàn)，則只要根據此總線(xiàn)協(xié)議再設計一個(gè)總線(xiàn)接口模塊，在綜合時(shí)啟用此總線(xiàn)接口模塊就可以將此IP核直接應用于此SoC中。因此本USB IP核對于不同總線(xiàn)的SoC利用總線(xiàn)適配器使具體較強靈活性，可重用性強。本文引用地址：http://dyxdggzs.com/article/202706.htm
4 FPGA驗證
本USB IP核已經(jīng)應用于一款數據采集單芯片系統中。因此在進(jìn)行FPGA驗證時(shí)，是將此IP核嵌入于此單芯片系統中進(jìn)行的。此單芯片系統中嵌入UART模塊可與PC機的串口進(jìn)行通信，此系統中的增強型8051MCU核對整個(gè)USB IP核進(jìn)行相應的控制。FPGA驗證采用了Xilinx公司的ISE集成開(kāi)發(fā)環(huán)境，在調試的過(guò)程中用了ChipSeope Pro軟邏輯分析儀。硬件平臺用Xilinx公司的Virtex4系列中XC4VLX60器件。
整個(gè)過(guò)程如下：
(1)USB從設備與PC機的USB接口連接，此時(shí)USB從設備要完成設備枚舉的過(guò)程。
(2)設備枚舉完成PC機會(huì )提示驅動(dòng)程序還沒(méi)有裝，要求加載驅動(dòng)程序在PC機上加驅動(dòng)程序，USB的驅動(dòng)程序直接與PC機的操作系統聯(lián)系，項目中的USB接口是在Windows XP操作系統中調試的。
(3)在驅動(dòng)程序加載完成后，PC機會(huì )提示“現在可以正常通訊”，表明現在可以利用USB的應用層軟件進(jìn)行通信了。
(4)將數據從PC機的應用層輸入，通過(guò)USB接口發(fā)給嵌入USB IP核的數據采集SoC芯片，然后通過(guò)其中的SoC中UART將數據返回給PC機，經(jīng)過(guò)比較兩者數據完全相同，驗證表明了此IP核的正確。
圖5是在進(jìn)行IP核FPGA驗證時(shí)，設備枚舉階段PC的USB主機發(fā)送給USB IP核的幀開(kāi)始(SOF)包。
fs_clk為從PC機發(fā)過(guò)來(lái)的比特流恢復過(guò)來(lái)的12 MHz的時(shí)鐘信號。rx_data表示收到的數據，如圖5所示在rx_valid高電平時(shí)，表明收到的rx_data是有效的，從圖中可以看出收到了十六進(jìn)制數“A5―43―85”，此包正是PC機發(fā)給USB IP核的SOF包。rxdp和rx_dn是串口接口引擎模塊中的信號，他經(jīng)過(guò)一個(gè)三態(tài)門(mén)與圖1所示的D+和D一相連接。由圖中可以看出，在“85”收到時(shí)，rxdp和rx_dn的波形表明收到了PC機發(fā)過(guò)來(lái)的兩個(gè)fS_clk時(shí)鐘周期的SE0”表示包結束的信號。
5 結 語(yǔ)
本USB IP核在設計時(shí)，充分考慮到可重用性，其USB端點(diǎn)可進(jìn)行相應的配置和擴展。同時(shí)針對目前SoC中常用的WishBone總線(xiàn)和AMBA ASB總線(xiàn)結構設計了總線(xiàn)適配器，在綜合前進(jìn)行相關(guān)的宏定義就可以無(wú)縫接入SoC中。本USB IP核在實(shí)際項目中，與MCU核以及其他的IP核集成于一款數據采集SoC芯片中，該數據采集SoC已經(jīng)處于版圖后仿真階段，即將流片。
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