深入分析信號鏈設計，助你了解CTSD技術(shù)的關(guān)鍵優(yōu)勢

精密信號鏈設計人員面臨著(zhù)滿(mǎn)足中等帶寬應用中噪聲性能要求的挑戰，最后往往要在噪聲性能和精度之間做出權衡?？s短上市時(shí)間并在第一時(shí)間完成正確的設計則進(jìn)一步增加了壓力。持續時(shí)間Σ-Δ (CTSD) ADC本身具有架構優(yōu)勢，簡(jiǎn)化了信號鏈設計，從而縮減了解決方案尺寸，有助于客戶(hù)縮短終端產(chǎn)品的上市時(shí)間。為了說(shuō)明CTSD ADC本身的架構優(yōu)勢及其如何適用于各種精密中等帶寬應用，我們將深入分析信號鏈設計，讓設計人員了解CTSD技術(shù)的關(guān)鍵優(yōu)勢，并探索AD4134 精密ADC易于設計的特性。

在許多數字處理應用和算法中，在過(guò)去的20年里，日益要求所有轉換器技術(shù)都具有更高的分辨率和精度。通過(guò)使用外部數字控制器，借助平均和優(yōu)化的濾波方案等軟件技術(shù)可提取并提供更精確的結果，從而提高ADC受限的分辨率/精度。為了減少數字微控制器或DSP的大量后處理工作，設計人員可使用高性能精密ADC。這將減少數字方面的優(yōu)化時(shí)間，也可以考慮使用成本較低的微控制器或DSP。

精密ADC的應用和市場(chǎng)很廣泛：

• 工業(yè)儀器儀表：振動(dòng)分析、溫度/壓力/應力/流量測量、動(dòng)態(tài)信號分析、聲學(xué)分析

• 醫療儀器儀表：電生理學(xué)、血液分析、心電圖(EKG/ECG)

• 防務(wù)應用：聲納、遙測

• 測試和測量：音頻測試、硬件循環(huán)、電能質(zhì)量分析

圖1.精密ADC信號鏈示例。

由ADC處理的模擬輸入信號可以是帶有電壓、電流輸出的傳感器信號，也可以是帶寬范圍從直流到幾百kHz的反饋控制環(huán)路信號。ADC數字輸出格式和速率取決于以下數字控制器所需的應用和后處理。一般而言，信號鏈設計人員遵循奈奎斯特采樣準則，將數字控制器的ADC輸出數據速率(ODR)設置為至少是輸入頻率的兩倍。大多數ADC允許基于相關(guān)信號頻帶靈活地調整輸出數據速率。

對于目前可用的ADC，在A(yíng)DC可與輸入信號交互前涉及到幾個(gè)信號調理階段。具有嚴格要求的信號調理電路需要圍繞特定和單獨的ADC技術(shù)進(jìn)行設計和定制，確保能夠實(shí)現ADC數據手冊的性能。選擇ADC后，信號鏈設計人員的工作并沒(méi)有結束。通常需要花費大量時(shí)間和精力來(lái)設計外設并進(jìn)行調整。ADI公司的設計仿真工具和模型庫可為設計人員提供技術(shù)支持，幫助他們應對設計挑戰。

新方法：利用CTSD架構簡(jiǎn)化設計之旅

CTSD架構主要用于音頻和高速ADC，現在針對精密應用量身定制，可實(shí)現高精度，同時(shí)利用其獨特信號鏈簡(jiǎn)化特性。利用此架構可以減輕設計外設的工作量。圖2顯示了如何通過(guò)使用這種新的解決方案來(lái)實(shí)現高通道密度，將當前ADC信號鏈簡(jiǎn)化并縮減56%，圖中只是其中的一小部分。

圖2.具有ADI易于使用的新CTSD ADC的小尺寸解決方案。

為了說(shuō)明CTSD ADC技術(shù)如何簡(jiǎn)化信號鏈設計，本文重點(diǎn)介紹一般應用的現有信號鏈中涉及的一些關(guān)鍵挑戰，并演示了CTSD ADC如何緩解這些挑戰。

因此，我們首先介紹現有信號鏈中涉及的幾個(gè)設計步驟，第一個(gè)任務(wù)是選擇適合目標應用的正確ADC。

第1步：選擇ADC

除了應用所需的最終數字輸出的分辨率和精度外，從廣泛的可用范圍中選擇合適的ADC時(shí)，信號帶寬、ODR、信號類(lèi)型和要處理的范圍也是重要考慮因素。一般而言，在大多數應用中，數字控制器要求使用算法來(lái)處理輸入信號的幅度、相位或頻率。

為了準確地測量前面的任何一個(gè)因素，需要盡量減小數字化過(guò)程中增加的誤差。表1中詳細列出了主要誤差及其相應的測量術(shù)語(yǔ)， 數據轉換基本指南中提供了進(jìn)一步詳細說(shuō)明。

表1.ADC誤差和性能指標

表1中的性能指標與信號幅度和頻率有關(guān)，通常稱(chēng)為交流性能參數。

對于直流或近直流應用，如處理50 Hz至60 Hz輸入信號的功率計量，必須考慮偏置、增益、INL和閃爍噪聲等ADC誤差。這些直流性能參數也需要針對應用預期用途具有一定的溫度穩定性。

ADI提供各種高性能ADC，以滿(mǎn)足多個(gè)應用的系統需求，例如基于精度、速度或有限功耗預算的應用。僅比較兩組ADC規格不足以正確選擇ADC。還必須考慮整體系統性能和設計挑戰，這才是選擇ADC技術(shù)或架構的關(guān)鍵所在。傳統上首選兩大類(lèi)ADC架構。常用的是 逐次逼近寄存器 (SAR) ADC，其遵循簡(jiǎn)單的奈奎斯特準則。它指出，如果以其頻率的兩倍采樣，可重構信號。SAR ADC的優(yōu)勢在于出色的直流性能、小尺寸、低延遲以及通過(guò)ODR進(jìn)行功耗調節。

第二種技術(shù)選項是離散時(shí)間Σ-Δ (DTSD) ADC，其工作原理是樣本數目越大，丟失的信息就越少。因此，采樣頻率遠高于規定的奈奎斯特頻率，這種方案稱(chēng)為過(guò)采樣。此架構還有一個(gè)優(yōu)勢是，由于采樣而增加的誤差可在目標頻帶內最小化。因此，DTSD ADC兼具出色的直流和交流性能，但延遲較高。

圖3展示了SAR和DTSD ADC的典型模擬輸入帶寬，以及一些不同速度和分辨率的常用產(chǎn)品選擇。也可使用精密快速搜索功能 幫助您選擇ADC。

圖3.精密ADC架構定位。

此外，現在還有一種新型精密ADC可用。這些ADC基于DTSD ADC，與DTSD ADC性能相當，但在簡(jiǎn)化整個(gè)信號鏈設計過(guò)程方面具有獨特的優(yōu)勢。這個(gè)全新的ADC系列可以解決現有信號鏈后續幾個(gè)設計步驟中比較突出的挑戰。

第2步：輸入與ADC接口

由ADC處理其輸出的傳感器可能具有非常高的靈敏度。設計人員必須清楚地知道傳感器將與之接口的ADC輸入結構，確保ADC誤差不會(huì )影響實(shí)際傳感器信號或使其失真。

在傳統SAR、DTSD ADC中，輸入結構稱(chēng)為開(kāi)關(guān)電容采樣保持電路，如圖4所示。在每個(gè)采樣時(shí)鐘邊緣，當采樣開(kāi)關(guān)改變其ON/OFF狀態(tài)時(shí)，需要支持有限電流需求，以便將保持電容充放電至一個(gè)新的采樣輸入值。此電流需要通過(guò)輸入源提供，在我們討論的示例中，這個(gè)輸入源是傳感器。此外，開(kāi)關(guān)本身有一些片內寄生電容，會(huì )將一些電荷注入電源，稱(chēng)為電荷注入反沖。由此增加的誤差源也需要由傳感器吸收，以免對傳感器信號造成不利影響。

圖4.(a)開(kāi)關(guān)電容電荷注入反沖到傳感器，(b)使用輸入緩沖器隔離反沖效應。

大多數傳感器無(wú)法提供這種電流幅度，表明它們不能直接驅動(dòng)開(kāi)關(guān)電路。在另一種情況下，即使傳感器能夠支持這些電流需求，傳感器的有限阻抗也會(huì )在A(yíng)DC輸入端增加誤差。電荷注入電流與輸入成函數關(guān)系，此電流將會(huì )在傳感器阻抗上引起與輸入相關(guān)的壓降。如圖4a所示，ADC的輸入錯誤。在傳感器和ADC之間放置一個(gè)驅動(dòng)放大器可以解決這些問(wèn)題，如圖4b所示。

現在我們需要為此放大器設定標準。首先，放大器應支持充電電流并能夠吸收電荷注入反沖。其次，該放大器的輸出需要在采樣邊緣的末端完全穩定，使得對ADC輸入采樣時(shí)不會(huì )增加誤差。這意味著(zhù)放大器應能提供瞬時(shí)電流階躍，映射為具有高壓擺率，并對這些瞬態(tài)事件提供快速建立響應，映射為具有高帶寬。隨著(zhù)ADC的采樣頻率和分辨率的增加，能否滿(mǎn)足這些需求變得至關(guān)重要。

設計人員，特別是處理中等帶寬應用的設計人員所面臨的一大挑戰是為ADC確定合適的放大器。如前所述，ADI提供了一組仿真模型和精密ADC驅動(dòng)器工具來(lái)簡(jiǎn)化此步驟，但對于設計人員來(lái)說(shuō)，這是實(shí)現ADC數據手冊性能的額外設計步驟。一些新時(shí)代的SAR和DTSD ADC通過(guò)使用新穎的采樣技術(shù)來(lái)完全降低瞬態(tài)電流需求，或采用集成放大器應對這一挑戰。但這兩種解決方案都限制了信號帶寬的范圍或削弱了ADC的性能。

CTSD ADC的優(yōu)勢：CTSD ADC通過(guò)為易于驅動(dòng)的電阻輸入而非開(kāi)關(guān)電容輸入提供新的選項，來(lái)解決這個(gè)問(wèn)題。這表明對高帶寬、大壓擺率的放大器沒(méi)有硬性要求。如果傳感器可直接驅動(dòng)此阻性負載，則可直接與CTSD ADC接口；否則可在傳感器和CTSD ADC之間連接任何低帶寬、低噪聲放大器。

第三步：基準電壓源與ADC接口

與基準電壓源接口涉及的挑戰與輸入接口類(lèi)似。傳統ADC的基準電壓源輸入也是開(kāi)關(guān)電容。在每個(gè)采樣時(shí)鐘邊緣，基準電壓源需要對內部電容充電，因此需要具有良好建立時(shí)間的大開(kāi)關(guān)電流。

可用的基準電壓源IC不支持大開(kāi)關(guān)電流需求，并且帶寬有限。第二個(gè)接口挑戰是來(lái)自這些基準電壓源的噪聲比ADC的噪聲大。為了濾除這種噪聲，使用了一階RC電路。一方面，我們限制基準電壓源的帶寬以減少噪聲，另一方面，我們需要快速建立時(shí)間。這是兩個(gè)需要同時(shí)滿(mǎn)足的相反要求。因此，使用低噪聲緩沖器來(lái)驅動(dòng)ADC基準引腳，如圖5b所示。此緩沖器的壓擺率和帶寬基于A(yíng)DC的采樣頻率和分辨率來(lái)決定。

同樣，與我們的精密輸入驅動(dòng)器工具一樣，ADI也提供針對ADC仿真和選擇正確的基準電壓源緩沖區的工具。與輸入一樣，一些新時(shí)代的SAR和DTSD ADC也提供集成基準電壓源緩沖區選項，但具有性能和帶寬限制。

圖5.(a)開(kāi)關(guān)電容電荷注入反沖到基準電壓源IC (b)使用基準電壓源緩沖區隔離反沖效應。

CTSD ADC的優(yōu)勢：使用CTSD ADC可完全跳過(guò)此設計步驟，因為它為驅動(dòng)阻性負載提供一種新的簡(jiǎn)便選項，而不需要此類(lèi)高帶寬、大壓擺率的緩沖器。具有低通濾波器的基準電壓源IC可直接與基準引腳接口。

第四步：使信號鏈不受干擾影響

對連續信號進(jìn)行采樣和數字化處理會(huì )導致信息丟失，這稱(chēng)為量化噪聲。采樣頻率和位數決定了ADC架構的性能限制。解決基準電壓源和輸入的性能和接口挑戰之后，下一個(gè)難題是解決高頻(HF)干擾源/噪聲折疊到目標低頻帶寬的問(wèn)題。這稱(chēng)為混疊或折回。這些進(jìn)入目標帶寬的高頻或帶外干擾源的反射圖像導致信噪比(SNR)降低。根據采樣準則，采樣頻率周?chē)娜魏涡盘栆舳紩?huì )在帶內折回，如圖6所示，在目標頻帶內產(chǎn)生不必要的信息或錯誤。有關(guān)混疊的更多詳細信息參見(jiàn)教程MT-002: 奈奎斯特準則對數據采樣系統設計有何意義。

圖6.由于采樣使帶外干擾源混疊/折回進(jìn)入目標頻帶。

緩解折回效應的一種解決方案是使用一種稱(chēng)為抗混疊濾波器(AAF)的低通濾波器來(lái)衰減不必要的干擾源幅度，這樣當衰減后的干擾源折回帶內時(shí)，可以保持所需的信噪比。該低通濾波器通常集成有驅動(dòng)器放大器，如圖7所示。

圖7.使用抗混疊濾波器緩解對帶內性能造成的混疊效應。

設計此放大器時(shí)，最大的挑戰是在快速建立和低通濾波要求之間尋求平衡。另一個(gè)挑戰是該解決方案需要針對每個(gè)應用需求進(jìn)行微調，這就對各個(gè)應用采用單個(gè)平臺設計造成了限制。ADI有很多 抗混疊濾波器工具設計 ，可幫助設計人員克服此挑戰。

CTSD ADC的優(yōu)勢：這種抗擾性可由CTSD ADC本身具有的混疊抑制特性解決，這是CTSD ADC獨有的特性。采用這種技術(shù)的ADC不需要AAF。因此，我們有望直接將CTSD ADC輕松地連接到傳感器，向這個(gè)目標又近了一步。

第五步：選擇ADC時(shí)鐘頻率和輸出數據速率

接下來(lái)，我們來(lái)討論兩種傳統ADC類(lèi)型的時(shí)鐘要求。DTSD是過(guò)采樣的ADC，這是指ADC以高于奈奎斯特采樣速率進(jìn)行采樣的ADC。但是，將ADC過(guò)采樣數據直接提供給外部數字控制器，大量的冗余信息會(huì )使其過(guò)載。在過(guò)采樣系統中，核心ADC輸出使用片內數字濾波器進(jìn)行抽取，使最終ADC數字輸出的數據速率更低，通常是信號頻率的兩倍。

對于DTSD ADC，設計人員需要計劃為核心ADC提供高頻采樣時(shí)鐘，并設定所需的輸出數據速率。ADC將在這個(gè)所需的ODR和ODR時(shí)鐘上提供最終數字輸出。數字控制器使用此ODR時(shí)鐘輸入數據。

接下來(lái)，我們解決SAR ADC的時(shí)鐘要求，通常遵循奈奎斯特準則。這里，ADC的采樣時(shí)鐘由數字控制器提供，時(shí)鐘也充當ODR。但是，由于需要有效地控制采樣保持時(shí)序才能獲得ADC的出色性能，因此該時(shí)鐘的時(shí)序靈活性較低，這也表明數字輸出時(shí)序需要盡可能與這些要求保持一致。

圖8.(a) DTSD ADC和(b) SAR ADC的時(shí)鐘要求。

了解這兩種架構的時(shí)鐘要求后，可以看到ODR耦合到ADC的采樣時(shí)鐘，這在ODR可以動(dòng)態(tài)漂移或改變或需要調諧為模擬輸入信號頻率的許多系統中都是一個(gè)限制因素。

CTSD ADC的優(yōu)勢：CTSD ADC可與新型異步采樣速率轉換器(ASRC)耦合，能夠以任何所需的ODR對核心ADC進(jìn)行重新采樣。ASRC還使設計人員能夠將ODR精確地設置為任意頻率，并突破了將ODR限制為采樣頻率倍數的舊限制。ODR的頻率和時(shí)序要求現在完全屬于數字接口的功能范圍，并且與ADC采樣頻率無(wú)關(guān)。該特性為信號鏈設計人員簡(jiǎn)化了數字隔離設計。

第六步：與外部數字控制器接口

傳統上，ADC與數字控制器通信有兩種類(lèi)型的數據接口模式。一種類(lèi)型將ADC用作主機，提供數字/ODR時(shí)鐘，并決定數字控制器的時(shí)鐘邊緣，以便輸入ADC數據。另一種類(lèi)型為托管模式（接收器模式），其中數字控制器是主機，提供ODR時(shí)鐘，并決定輸入ADC數據的時(shí)鐘邊緣。

從第5步開(kāi)始，如果設計人員選擇DTSD ADC，該ADC將提供ODR時(shí)鐘，因此充當后接的數字控制器的主機。如果選擇了SAR ADC，則數字控制器需要提供ODR時(shí)鐘，這意味著(zhù)SAR ADC將始終配置為托管外設。因此，存在明顯的限制：一旦選擇ADC架構，數字接口就限制為主機模式或托管模式。目前，無(wú)論ADC架構如何，都無(wú)法靈活地選擇接口。

CTSD ADC的優(yōu)勢：與CTSD ADC結合的新型ASRC使設計人員能夠獨立配置ADC數據接口模式。這為一些應用開(kāi)啟了全新的機會(huì )，在這些應用中，無(wú)論ADC架構如何，都可在適合數字控制器應用的任何模式中配置高性能ADC。

將器件連接起來(lái)

圖9顯示了傳統信號鏈的構建模塊，其模擬前端(AFE)包含一個(gè)ADC輸入驅動(dòng)器、一個(gè)混疊抑制濾波器和一個(gè)可通過(guò)CTSD ADC極大簡(jiǎn)化的基準電壓源緩沖區。圖10a顯示了一個(gè)采用DTSD ADC的示例信號鏈，該信號鏈需要大量的設計工作來(lái)微調和確定ADC的數據手冊性能。為了簡(jiǎn)化客戶(hù)流程，ADI提供了 參考設計 ，可針對這些ADC的各種應用重新使用或重新調整。

圖9.分別采用傳統精密ADC與CTSD ADC的信號鏈構建模塊。

圖10b顯示了具有CTSD ADC及其簡(jiǎn)化模擬輸入前端(AFE)的信號鏈，因為其ADC核心在輸入和基準電壓源端沒(méi)有開(kāi)關(guān)電容采樣器。開(kāi)關(guān)采樣器移至ADC核心的后一級，使信號輸入和基準電壓源輸入為純阻性。由此得出了幾乎無(wú)采樣混疊的ADC，使其自成其類(lèi)。此外，這類(lèi)ADC的信號轉換函數模擬抗混疊濾波器響應，這意味著(zhù)它本身就能衰減噪聲干擾源。利用CTSD技術(shù)，ADC可簡(jiǎn)化為一個(gè)簡(jiǎn)單的即插即用組件。

圖10.使用(a) DTSD技術(shù)與(b) CTSD技術(shù)的示例信號鏈。

總之，CTSD ADC簡(jiǎn)化了信號鏈設計，同時(shí)實(shí)現了與傳統ADC信號鏈具有相同性能水平的系統解決方案，并具有以下優(yōu)勢：

• 提供了具有出色通道間相位匹配的無(wú)混疊、低延遲信號鏈

• 簡(jiǎn)化了模擬前端，無(wú)需選擇并微調高帶寬輸入和基準電壓源驅動(dòng)緩沖區的額外步驟，可實(shí)現更高的通道密度

• 打破了ODR與采樣時(shí)鐘成函數關(guān)系的障礙

• 獨立控制與外部數字控制器的接口

• 提高了信號鏈可靠性評級，這是外設組件減少帶來(lái)的好處

• 減小了尺寸，BOM減少56%，為客戶(hù)縮短了產(chǎn)品上市時(shí)間