解決無(wú)線(xiàn)SoC系統設計中的 RF 耦合問(wèn)題

無(wú)線(xiàn)片上系統 （SoC） 設計需要在同一芯片上實(shí)現所有電路域。這使制造商能夠降低成本并支持完整性。另一方面，這些域之間的串擾可能會(huì )出現問(wèn)題，并會(huì )降低整體性能。

電磁干擾 （EMI） 是由輻射射頻 （RF） 信號引起的。在系統設計中，可以使用各種技術(shù)來(lái)降低 EMI。例如，輻射射頻可以通過(guò)濾波和屏蔽來(lái)解決;然而，這并不能減輕片上 RF 耦合。

RF 耦合通道

RF 耦合是 RF 域和其他域之間串擾的一個(gè)例子（圖 1）。無(wú)線(xiàn)發(fā)射器需要產(chǎn)生 ~10 dBm 范圍內的輸出功率。功率放大器 （PA） 產(chǎn)生這些級別的功率，同時(shí)有時(shí)包含片上電感或變壓器。

圖1. 帶注釋的域通常位于無(wú)線(xiàn) SoC 中。

由于電感的電磁輻射，一小部分發(fā)射功率可以耦合到 SoC 內的其他域。無(wú)論耦合分量是處于相同的發(fā)射頻率還是諧波，都會(huì )降低收發(fā)器的性能。當 integrated frequency synthesizer 的輸出信號頻譜變得雜散時(shí)，這一點(diǎn)就變得很明顯了。

相同的耦合機制可能發(fā)生在 SoC 外部的 PCB 級別，天線(xiàn)將輻射并影響附近其他域的關(guān)鍵 PCB 布線(xiàn)（圖 2）。

圖2. 箭頭表示無(wú)線(xiàn)模塊中可能的射頻耦合機制。減少 RF 耦合

通常，任何以任意頻率 （f₁） 運行的區塊都被視為以另一個(gè)頻率 （f₂） 運行的受害者區塊的攻擊者，反之亦然。當一個(gè)頻率是另一個(gè)頻率的精確整數倍時(shí)，可能會(huì )有異常。

攻擊者影響受害者的鏈接包括：

• 供應網(wǎng)絡(luò )

• 寄生電容耦合

• 寄生磁耦合

• 基板耦合

減少供應網(wǎng)絡(luò )耦合

可以使用不同的穩壓器來(lái)減少通過(guò)電源網(wǎng)絡(luò )的耦合?？紤]一個(gè)對 supply noise 不敏感的 aggressor block。這樣的模塊應由并聯(lián)穩壓器供電，¹ 如圖 3a 所示。反向電源抑制比 （PSRR） 是穩壓器輸出到其電源的信號傳輸函數，它很小。

圖3. 并聯(lián)穩壓器保護電源免受干擾器阻塞 （a） 的影響。串聯(lián)穩壓器保護敏感模塊免受電源噪聲 （b） 的影響。

同樣，對電源噪聲敏感的模塊對電源污染的影響可以忽略不計，應由串聯(lián)穩壓器¹ 供電（圖 3b）。正向 PSRR 是電源噪聲到穩壓器輸出的傳輸，在串聯(lián)穩壓器中很小。

減少電源網(wǎng)絡(luò )耦合的另一種常見(jiàn)方法是在每個(gè)模塊附近添加充足的電源去耦電容。但是，必須仔細執行此作，以最大限度地擴大去耦電容有效的頻率范圍。

應將去耦電容布線(xiàn)的寄生電阻降至最低，以提高其品質(zhì)因數。當 MOS 器件實(shí)現去耦電容器時(shí)，應盡量減少單元去耦電容器的長(cháng)度，以減小其通道電阻。² 與寄生電阻串聯(lián)的電容器的阻抗在高頻時(shí)達到寄生電阻值飽和（圖 4）。

圖4. 與電源去耦電容串聯(lián)的寄生電阻器會(huì )降低其性能。

減輕電源網(wǎng)絡(luò )耦合的一種不常用的技術(shù)是添加無(wú)源或有源電源濾波器。¹ 設計工程師最初可能會(huì )拒絕這個(gè)想法，因為存在相關(guān)的電源電壓裕量損失。但是，考慮一個(gè)具有 1 V 電源且功耗為 0.5 mA 的模塊（圖 5）。

圖5. 這是無(wú)源電源濾波器設計中電源裕量和噪聲過(guò)濾之間合理權衡的一個(gè)例子。

插入 100 Ω 電阻器可將電源裕量?jì)H減少 50 mV。當添加的濾波器電容為 16 pF 時(shí)，1 GHz 的電源噪聲衰減 20 dB。對于利用原生 NMOS 器件的面積高效有源濾波器，也可以提出類(lèi)似的論點(diǎn)（圖 6）。

圖6. 有源電源濾波器的濾波器電容可以大大降低，從而實(shí)現緊湊的設計。

最后，將不同模塊的接地連接分開(kāi)并將它們連接到不同的焊盤(pán)可能會(huì )導致嚴重的問(wèn)題。³ 分離會(huì )污染敏感塊，而不是隔離它們。這種違反直覺(jué)的機制如圖 7 所示。

圖7. 當通信域的接地焊盤(pán)分離時(shí)，敏感模塊的輸入信號可能會(huì )受到污染 （a）。當共享接地焊盤(pán)時(shí)，可以安全地傳輸相同的信號 （b）。

減少寄生電容耦合

Parasitic capacive coupling 在 layout 級別處理。敏感和嘈雜的節點(diǎn)應使用其參考電源軌進(jìn)行屏蔽。接地平面設計也可以提供幫助。

電容與導體之間的距離成反比;因此，增加 traces 之間的間距會(huì )有所幫助。

減少寄生磁耦合

當長(cháng)路線(xiàn)具有相同的方向時(shí)，它們可以相互磁耦合。當耦合發(fā)生在通往螺旋線(xiàn)圈一側的長(cháng)平行路線(xiàn)之間時(shí)，這種效果更為明顯（圖 8）。當線(xiàn)圈同時(shí)承載高頻和大幅度的電流時(shí)，情況會(huì )變得更糟，就像功率放大器一樣。

圖8. 螺旋線(xiàn)圈和相鄰長(cháng)路線(xiàn)之間的磁耦合是一個(gè)嚴重的問(wèn)題。

為了減少這種磁耦合，敏感路線(xiàn)應盡可能遠離線(xiàn)圈和其他噪聲路線(xiàn)。此外，當布線(xiàn)彼此正交時(shí)，磁耦合會(huì )大幅減小。

減少基板耦合

有時(shí)，噪聲耦合會(huì )通過(guò)襯底發(fā)生。為了克服這個(gè)問(wèn)題，可以使用深 N 孔層將不同的電路隔離到井中。此外，應在隔離域之間添加高電阻率固有層，相鄰的體連接為不同的接地焊盤(pán)提供低阻抗路徑。這種技術(shù)如圖 9 所示。

圖9. 在使用深 N 孔和天然層的布局中可以實(shí)現結構域底物的分離。

最后，可以遵循一些準則來(lái)進(jìn)一步減少噪聲從一個(gè)域到另一個(gè)域的傳輸。應盡可能使用差分信號進(jìn)行域間連接。這最大限度地減少了參考節點(diǎn)噪聲的傳遞。此外，可以故意削弱一個(gè)域邊界的信號驅動(dòng)器，以最大限度地減少所有信號到其他域的電傳輸。這種方法在處理 CMOS logic 信號（例如高速 clocks 和數字總線(xiàn)）時(shí)非常有效。

不要忽視耦合復位技術(shù)

無(wú)線(xiàn) SoC 系統中的 RF 耦合可能是一個(gè)真正的問(wèn)題，可能會(huì )降低整體性能。在設計 SoC 布局規劃并識別 aggressor 和 victim blocks 時(shí)，應特別注意。應實(shí)施耦合歸約技術(shù)以獲得所需的高性能。