通過(guò)高帶寬集成穩壓器增強輸電網(wǎng)絡(luò )

隨著(zhù)技術(shù)的進(jìn)步，處理器和其他高速數字組件（如 CPU、GPU、ASIC 和 FPGA）需要越來(lái)越高的功率，這意味著(zhù)穩壓器需要能夠動(dòng)態(tài)地向負載提供電流。較低的電壓要求、高電流和更快的瞬變以及更嚴格的電壓窗口導致更加強調將電流傳輸到處理器的 PCB 走線(xiàn)的性能。

穩壓器和負載之間的輸電網(wǎng)絡(luò ) （PDN） 極大地影響了穩壓器的電流源能力。PDN 是無(wú)源元件（通常是電容器）和將穩壓器輸出連接到負載輸入的路由（金屬層和過(guò)孔）的組合。它可以由寄生電阻、電容和電感元件的電路表示。

與傳統穩壓器相比，高帶寬集成穩壓器 （IVR） 可以放置在更靠近處理器的位置，從而簡(jiǎn)化 PDN 并允許更多快速響應動(dòng)態(tài)負載要求的能力。IVR 使用戶(hù)能夠將穩壓器放置在處理器下方，從而簡(jiǎn)化 PDN 并減少走線(xiàn)電阻的功率損耗。

垂直供電提高了負載的供電性能。它還允許更少的 PCB 層數和 PCB 頂部為其他元件提供更多空間，從而降低了 PCB 的復雜性。IVR 的主要區別在于，它們將輸入和輸出電容器集成到芯片中，以進(jìn)一步減少 PCB 上的元件數量。高頻開(kāi)關(guān)增加了帶寬，并進(jìn)一步減少了對輸出電容器的需求。此外，它還提高了負載瞬態(tài)性能，并允許更平坦的輸出阻抗曲線(xiàn)。

PCB 阻抗和 PDN 目標阻抗挑戰

在 CPU、GPU 和 FPGA 等現代高性能應用中，在滿(mǎn)足其功耗要求的同時(shí)為負載供電的能力變得越來(lái)越重要。正確的 PCB 設計也是如此，以確?？梢詽M(mǎn)足負載的功率要求。

穩壓器和負載之間的 PDN 對穩壓器的源電流能力有很大影響。PDN 由用于將穩壓器輸出連接到 SoC 負載的電容器、PCB 走線(xiàn)、層和通孔組成（圖 1）

圖1. 傳統穩壓器和 SoC 負載之間的 PDN 示例。

PDN 的寄生電阻增加了電源電路的功率損耗，從而降低了系統效率，并導致穩壓器和負載之間的電壓降。較大的寄生電阻要求穩壓器調節更高的輸出電壓，以滿(mǎn)足負載的電壓要求。這會(huì )導致更大的功率損耗;因此，必須最小化 PDN 中的寄生電阻。PDN 中較大的電感會(huì )阻止穩壓器提供高頻負載瞬變。

PDN 必須滿(mǎn)足目標阻抗，才能使穩壓器在不違反任何功率要求的情況下為負載供電。由于負載瞬變而導致的 PDN 上的電壓下降可由以下公式確定：

保持較小的 ZPDN 還允許用戶(hù)將其穩壓器的輸出電壓編程為較低的值，從而節省系統功耗。通過(guò)仔細設計 PCB，可以降低 ZPDN。PCB 走線(xiàn)的阻抗與其寄生電感成正比，與其寄生電容成反比。

為了降低 PDN 阻抗，穩壓器的輸出端通常需要一個(gè)大型電容器組，并在 SoC 下方安裝去耦電容器。電容器組增加的電容增加了上述方程的分母，從而降低了整體阻抗。SoC 下方的電容器組要求將穩壓器放置在 SoC 的側面，這意味著(zhù)電流必須橫向移動(dòng)，從而增加寄生電感和電阻（圖 2）。

圖2. 這種傳統的穩壓器通過(guò) PCB 橫向為 SoC 負載供電

穩壓器的輸出阻抗可以用一個(gè)與電感器串聯(lián)的電阻器來(lái)表示。電阻器代表輸出負載調整率。電感代表穩壓器的帶寬，因此代表穩壓器對瞬態(tài)負載條件的響應能力。通常，等效電感比功率級電感低大約一個(gè)數量級，功率級電感是根據電路的開(kāi)關(guān)頻率、輸入電壓、輸出電壓和所需的電感電流紋波來(lái)選擇的。圖 3 顯示了標準 DC-DC 降壓轉換器的輸出阻抗。

圖3. 標準降壓轉換器的輸出阻抗可以用一個(gè)與電感串聯(lián)的電阻器來(lái)表示。

電容器可用于補償穩壓器的等效電感，從而在較寬的頻率范圍內產(chǎn)生平坦的阻抗。

要確定設計必須針對的阻抗規格，工程師必須知道其最大負載階躍和允許的電壓下降。例如，如果工程師的最大負載階躍為 6 A，最大電壓偏差為 50 mV，則目標阻抗可使用以下公式計算：

開(kāi)關(guān)頻率為 1 MHz 的標準穩壓器的帶寬為 100 kHz，瞬態(tài)響應時(shí)間為 1 μs。使用這個(gè)控制環(huán)路帶寬和上述目標 PDN 阻抗，我們傳統穩壓器的輸出電感必須為：

工作頻率為 1 MHz 且主電感器為 200 至 500 nH 的標準開(kāi)關(guān)穩壓器是實(shí)現此輸出電感的合適選擇。為了補償穩壓器的輸出電感以盡可能保持阻抗平坦，必須使用電感較低 （ESL） 的電容器，其中電容為 C1 > C2 > C3，ESLC1 > ESLC2 > ESLC3。

陶瓷電容器的 ESL 通常與其外殼尺寸成正比。選擇不同外殼尺寸的多個(gè)不同電容器，使工程師能夠在更寬的頻率范圍內創(chuàng )建平坦的阻抗。本示例使用一個(gè) 180 μF 大容量電容器、2 個(gè) 100 μF 0805 陶瓷電容器、2 個(gè) 47 μF 0603 陶瓷電容器、1 個(gè) 10 μF 0402 陶瓷電容器、2 個(gè) 2.2 μF 0402 陶瓷電容器、1 個(gè) 1.0 μF 0201 陶瓷電容器和 3 個(gè) EC1001 200 nF 硅電容器。利用這些電容值可以得到圖 4 所示的阻抗曲線(xiàn)，它滿(mǎn)足了高達 168 MHz 的目標阻抗。

圖4. 穩壓器的 PDN 阻抗可以用不同外殼尺寸和值的電容器進(jìn)行補償，以創(chuàng )建一個(gè)在很寬的頻率范圍內滿(mǎn)足我們目標的阻抗曲線(xiàn)。

高頻 IVR 帶來(lái)的 PDN 改進(jìn)

IVR 是一種穩壓器，它利用小工藝幾何、高開(kāi)關(guān)頻率和更高的集成度，使穩壓器盡可能靠近負載。一般來(lái)說(shuō)，IVR 的開(kāi)關(guān)頻率是傳統 DC-DC 穩壓器的 100 倍，通常在 10 到 100 MHz 范圍內。

以更高的開(kāi)關(guān)頻率工作會(huì )增加穩壓器的環(huán)路帶寬，并減少對大型電容器組的需求，以滿(mǎn)足瞬態(tài)要求。此外，IVR 通常使用多相來(lái)進(jìn)一步增加環(huán)路帶寬并降低輸出電容要求。

IVR 的一個(gè)例子是 Empower Semiconductor 的 EP7123，它使用四相提供 6 A 的電流，帶寬約為 8 MHz。為了實(shí)現上述目標 PDN 阻抗，IVR 輸出電感必須如下：

這比傳統穩壓器的等效輸出電感小 100 倍。圖 5 描述了前面顯示的傳統穩壓器與多相 IVR 的輸出阻抗比較。

圖5. IVR 的輸出電感比傳統穩壓器低幾個(gè)數量級，從而在更寬的頻率范圍內實(shí)現平坦的阻抗曲線(xiàn)。

阻抗圖表明，IVR 的輸出電感比傳統的穩壓器低得多，這會(huì )導致阻抗開(kāi)始以更高的頻率上升。對 IVR 使用多相使輸出電感并聯(lián)并聯(lián)，并進(jìn)一步降低阻抗。多相 IVR 的較低輸出阻抗使設計人員能夠減少放置在 PDN 中的電容器數量，以滿(mǎn)足目標阻抗。

這些差異顯著(zhù)縮短了穩壓器的響應時(shí)間。標準開(kāi)關(guān)穩壓器的帶寬約為 100 kHz，響應時(shí)間為 10 μs。相比之下，多相 IVR 的帶寬可以超過(guò) 10 MHz，響應時(shí)間為 100 ns。

IVR 還可以實(shí)現低于 0.8 mm 的解決方案高度，這遠低于傳統的穩壓器解決方案。較低的解決方案高度允許將 IVR 放置在 PCB 的背面，負載的正下方（圖 6）。

6. IVR 可以放置在 SoC 的正下方，以實(shí)現垂直供電。

啟用垂直供電簡(jiǎn)化了從 IVR 到負載的 PDN，從而降低了供電路徑的阻抗。最重要的是，EP7123 集成了輸出電容器，減少了將這些組件放置在外部的需要。所有這些都降低了整體阻抗、對大容量電容器的需求以及由于走線(xiàn)電阻引起的功率損耗。

圖 7 中修訂后的 PDN 說(shuō)明了高帶寬 IVR 及其垂直傳輸布局的綜合效果。最顯著(zhù)的區別是批量移除了大容量電容器，并且從穩壓器輸出到先前要求的去耦電容器的阻抗。

圖7. 將 IVR 直接放置在 SoC 下方，可大大降低穩壓器和負載之間的 PDN。

由于帶寬較高，IVR 和 SoC 之間的路徑上需要的電容器要少得多，以滿(mǎn)足 PDN 的目標阻抗。使用 1 個(gè) 2.2 μF 0402 電容器、2 個(gè) 1 μF 0201 和 3 個(gè) EC1001 215 nF ECAP 形成圖 8 所示的 PDN。

圖8. EP7123 IVR 的 PDN 阻抗在非常寬的頻率范圍內是平坦的。

采用 EP7123 等高頻 IVR，與前一個(gè)示例相同的目標阻抗得到滿(mǎn)足，但電容降低了 100 倍，面積減小了 12 倍。由于減少了 BOM 數量，從而節省了成本，并縮小了 PCB 上電源電路的解決方案尺寸。

用于 IVR 和傳統穩壓器的電容器可在表中找到。IVR 需要的電容器要少得多，而且需要的電容器尺寸更小。高帶寬調節允許移除用于傳統穩壓器的大大容量電容器，將改進(jìn) PDN 所需的電容器限制為僅幾個(gè) 0402 和 0201 電容器，以滿(mǎn)足目標阻抗。這有助于降低 PCB 復雜性、解決方案尺寸、BOM 數量，從而降低設計的最終成本。

傳統穩壓器和 IVR 之間的輸出電容器和 PDN 電容器的比較表明，IVR 的輸出阻抗可以用更少的電容器進(jìn)行補償。

除了減少所需電容器的數量外，與圖 9 所示的傳統穩壓器 （40 kHz） 相比，IVR 阻抗在更寬的頻率范圍 （2 MHz） 內也更平坦、更一致，沒(méi)有可能導致不穩定行為的不需要的諧振。這些諧振可能會(huì )導致電源不穩定;在可能的情況下能夠減少它們是理想的?？傮w而言，使用 EP7123 等 IVR 可以使電源的行為更加可預測，同時(shí)還可以實(shí)現更簡(jiǎn)單的設計。

圖9. IVR 和傳統穩壓器之間的 PDN 比較表明，在更寬的頻率范圍內，IVR 的阻抗更平坦。

圖 10 所示的瞬態(tài)性能清楚地證明了具有更平坦的阻抗曲線(xiàn)隨頻率變化的好處。仿真將穩壓器建模為簡(jiǎn)單的輸出阻抗模型。因此，它僅用于比較傳統調節器與 IVR 之間下垂的相對差異。

Empower 半導體圖10. IVR 的負載瞬態(tài)響應要快得多，并且會(huì )導致輸出電壓下的下降更低。

IVR 的較低輸出電感導致對負載階躍的響應更快，輸出電壓的下降更低。較低的輸出電壓下降使工程師能夠將輸出電壓設置得更低，同時(shí)仍能滿(mǎn)足其系統的最低輸出電壓要求。這降低了 SoC 的靜態(tài)功耗，并允許為最大允許電壓留出更大的余量。

憑借超快恢復（<1 μs 對 >15 μs），SoC 可以避免時(shí)鐘縮放或時(shí)鐘擴展等緩解策略，并充分發(fā)揮其潛力。平坦的頻率響應還消除了不需要的諧振，從而產(chǎn)生更清晰的瞬態(tài)響應，沒(méi)有感應尖峰?？傮w而言，與傳統穩壓器設計相比，高頻 IVR 可實(shí)現更簡(jiǎn)單的設計和更高的性能。

使用 IVR 優(yōu)化 Power-Deliver 網(wǎng)絡(luò )

在現代電子產(chǎn)品中，FPGA、SoC 和 CPU 等負載需要具有低阻抗和平坦頻率響應的 PDN，以便穩壓器能夠充分地為動(dòng)態(tài)負載供電。傳統的穩壓器需要許多大容量電容器、旁路電容器和本地高頻電容器，以補償穩壓器的較高輸出阻抗（高輸出阻抗）、PCB 中的寄生電感和電容器的 ESL。

盡管添加了所有電容器來(lái)改善 PDN，但仍可能發(fā)生不需要的諧振，從而導致電源振蕩，并且無(wú)法避免緩慢恢復到動(dòng)態(tài)負載階躍。

高頻 IVR（如 Empower Semiconductor 的 EP7123）可用于優(yōu)化 PDN 以消除不需要的振蕩。IVR 通?？梢灾苯臃胖迷谪撦d下方，這簡(jiǎn)化了 PDN 并減少了 PCB 走線(xiàn)和過(guò)孔的功率損耗。IVR 集成了輸入和輸出電容器，從而減少了 PCB 上的元件數量。

與傳統穩壓器相比，更高的開(kāi)關(guān)頻率可在更寬的帶寬上提供低阻抗，從而大大減少 PCB 上需要的輸出電容器。這允許在頻率范圍內實(shí)現更平坦的輸出阻抗（沒(méi)有不需要的峰值和谷值）。

垂直供電可減少 PCB 層數，從而降低 PCB 復雜性。在負載下放置有助于釋放頂層的 PCB 空間，這些空間可用于放置無(wú)法放置在底層的內存或其他元件。

總體而言，IVR 使設計人員能夠顯著(zhù)提高電源完整性，同時(shí)減少組件數量。