ADC的輸出處理

雖然很多轉換器具有三態(tài)輸出/輸入，但這些寄存器仍然在芯片上。它們使數據引腳信號能夠耦合到敏感區域，因而隔離緩沖區依然是一種良好的設計方式。

某些情況下，甚至需要在模擬接地層上緊靠轉換器輸出提供額外的數據緩沖器，以提供更好的隔離。

將數據緩沖器放置在轉換器旁不失為好辦法，可將數字輸出與數據總線(xiàn)噪聲隔離開(kāi)(如圖 1 所示)。

數據緩沖器也有助于將轉換器數字輸出上的負載降至，同時(shí)提供數字輸出與數據總線(xiàn)間的法拉第屏蔽(如圖 2 所示)。

ADC 輸出與緩沖寄存器輸入間的串聯(lián)電阻(圖 1 中標示為“R”)有助于將數字瞬態(tài)電流降至，這些電流可能影響轉換器性能。

電阻可將數字輸出驅動(dòng)器與緩沖寄存器輸入的電容隔離開(kāi)。此外，由串聯(lián)電阻和緩沖寄存器輸入電容構成的RC網(wǎng)絡(luò )用作低通濾波器，以減緩快速邊沿。

典型 CMOS 柵極與PCB走線(xiàn)和通孔結合在一起，將產(chǎn)生約 10 pF 的負載。如果無(wú)隔離電阻，1 V/ns的邏輯輸出壓擺率將產(chǎn)生10 mA的動(dòng)態(tài)電流：

驅動(dòng)10 pF 的寄存器輸入電容時(shí)，500 ? 串聯(lián)電阻可將瞬態(tài)輸出電流降至，并產(chǎn)生約 11 ns的上升和下降時(shí)間：

某些情況下，不可能將 VD連接到模擬電源。一些高速I(mǎi)C 可能采用 5 V電源為其模擬電路供電，而采用 3.3 V或更小電源為數字接口供電，以便與外部邏輯接口。

這種情況下，IC 的 3.3 V引腳應直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線(xiàn)串聯(lián)，以便將引腳連接到 3.3 V數字邏輯電源。

采樣時(shí)鐘產(chǎn)生電路應與模擬電路同樣對待，也接地并深度去耦至模擬接地層。

針對高頻工作的接地

一般提倡電源和信號電流通過(guò)“接地層”返回，而且該層還可為轉換器、基準電壓源和其它子電路提供參考節點(diǎn)。但是，即便廣泛使用接地層也不能保證交流電路具有高質(zhì)量接地參考。

圖 4 所示的簡(jiǎn)單電路采用兩層印刷電路板制造，頂層上有一個(gè)交直流電流源，其一端連到過(guò)孔 1，另一端通過(guò)一條 U 形銅走 線(xiàn)連到過(guò)孔2。

兩個(gè)過(guò)孔均穿過(guò)電路板并連到接地層。理想情況下，頂端連接器以及過(guò)孔 1 和過(guò)孔2之間的接地回路中的阻抗為零，電流源上的電壓為零。

這個(gè)簡(jiǎn)單原理圖很難顯示出內在的微妙之處，但了解電流如何在接地層中從過(guò)孔1流到過(guò)孔2，將有助于我們看清實(shí)際問(wèn)題所在，并找到消除高頻布局接地噪聲的方法。

圖 5 所示的直流電流的流動(dòng)方式，選取了接地層中從過(guò)孔 1 至過(guò)孔 2 的電阻的路徑。雖然會(huì )發(fā)生一些電流擴散，但基本上不會(huì )有電流實(shí)質(zhì)性偏離這條路徑。

相反，交流電流則選取阻抗的路徑，而這要取決于電感。

電感與電流環(huán)路的面積成比例，二者之間的關(guān)系可以用圖 6 所示的右手法則和磁場(chǎng)來(lái)說(shuō)明。環(huán)路之內，沿著(zhù)環(huán)路所有部分流動(dòng)的電流所產(chǎn)生的磁場(chǎng)相互增強。

環(huán)路之外，不同部分所產(chǎn)生的磁場(chǎng)相互削弱。因此，磁場(chǎng)原則上被限制在環(huán)路以?xún)?。環(huán)路越大則電感越大，這意味著(zhù)：對于給定的電流水平，它儲存的磁能(Li2)更多，阻抗更高(XL = jωL)，因而將在給定頻率產(chǎn)生更大電壓。

電流將在接地層中選取哪一條路徑呢?自然是阻抗的路徑?？紤] U 形表面引線(xiàn)和接地層所形成的環(huán)路，并忽略電阻，則高頻交流電流將沿著(zhù)阻抗，即所圍面積的路徑流動(dòng)。

在圖中所示的例子中，面積的環(huán)路顯然是由 U 形頂部走線(xiàn)與其正下方的接地層部分所形成的環(huán)路。

圖 5 顯示了直流電 流路徑，圖 7 則顯示了大多數交流電流在接地層中選取的路徑，它所圍成的面積，位于 U 形頂部走線(xiàn)正下方。

實(shí)際應用中，接地層電阻會(huì )導致低中頻電流流向直接返回路徑與頂部導線(xiàn)正下方之間的某處。不過(guò)，即使頻率低至 1 MHz 或 2 MHz，返回路徑也是接近頂部走線(xiàn)的下方。

采樣時(shí)鐘考量

在高性能采樣數據系統中，應使用低相位噪聲晶體振蕩器產(chǎn)生 ADC(或 DAC)采樣時(shí)鐘，因為采樣時(shí)鐘抖動(dòng)會(huì )調制模擬輸入/輸出信號，并提高噪聲和失真底。

采樣時(shí)鐘發(fā)生器應與高噪聲數字電路隔離開(kāi)，同時(shí)接地并去耦至模擬接地層，與處理運算放大器和 ADC 一樣。

采樣時(shí)鐘抖動(dòng)對ADC信噪比(SNR)的影響可用以下公式近似計算：

其中，f 為模擬輸入頻率，SNR 為完美無(wú)限分辨率 ADC 的 SNR，此時(shí)的噪聲源來(lái)自 rms 采樣時(shí)鐘抖動(dòng) tj。

通過(guò)簡(jiǎn)單示例可知，如果 tj = 50 ps (rms)，f = 100 kHz，則 SNR = 90 dB，相當于約 15 位的動(dòng)態(tài)范圍。

應注意，以上示例中的 tj 實(shí)際上是外部時(shí)鐘抖動(dòng)和內部 ADC 時(shí)鐘抖動(dòng)(稱(chēng)為孔徑抖動(dòng))的方和根(rss)值。不過(guò)，在大多數高性能 ADC 中，內部孔徑抖動(dòng)與采樣時(shí)鐘上的抖動(dòng)相比可以忽略。

由于信噪比(SNR)降低主要是由于外部時(shí)鐘抖動(dòng)導致的，因而必須采取措施，使采樣時(shí)鐘盡量無(wú)噪聲，僅具有可能的相位抖動(dòng)。

這就要求必須使用晶體振蕩器。有多家制造商提供小型晶體振蕩器，可產(chǎn)生低抖動(dòng)(小于 5 ps rms)的 CMOS 兼容輸出。

理想情況下，采樣時(shí)鐘晶體振蕩器應參考分離接地系統中的模擬接地層。但是，系統限制可能導致這一點(diǎn)無(wú)法實(shí)現。

許多情況下，采樣時(shí)鐘必須從數字接地層上產(chǎn)生的更高頻率、多用途系統時(shí)鐘獲得，接著(zhù)必須從數字接地層上的原點(diǎn)傳遞至模擬接地層上的ADC。

兩層之間的接地噪聲直接添加到時(shí)鐘信號，并產(chǎn)生過(guò)度抖動(dòng)。抖動(dòng)可造成信噪比降低，還會(huì )產(chǎn)生干擾諧波。

通過(guò)使用小型射頻變壓器(如圖8所示)或高速差分驅動(dòng)器和接收機，將采樣時(shí)鐘信號作為差分信號傳輸，可在一定程度上解決這個(gè)問(wèn)題。

如果使用后者，應該選擇ECL來(lái)地減小相位抖動(dòng)。在單個(gè) 5 V電源系統中，ECL邏輯可在地面和 5 V(PECL)之間連接，輸出端交流耦合到ADC采樣時(shí)鐘輸入。

不管是哪種情況，原始主系統時(shí)鐘必須從低相位噪聲晶體振蕩器產(chǎn)生。