后CMOS制程時(shí)代 摩爾定律如何再延續30年

摩爾定律(Moore’s Law)雖然是英特爾(Intel)共同創(chuàng )辦人Gordon Earle Moore所創(chuàng )，至今超過(guò)50年歷史，但在貢獻讓摩爾定律繼續推進(jìn)的角色上，英特爾絕非最大且唯一的貢獻者，如今在半導體晶圓制造業(yè)界努力下，摩爾定律正在經(jīng)歷再次演進(jìn)期。

日前在美國加州史丹佛大學(xué)(Stanford University)舉辦的2019年Hot Chips大會(huì )上，現任臺積電副總經(jīng)理黃漢森(Philip Wong)進(jìn)行的一場(chǎng)演說(shuō)，便就既有半導體平面(Planar)制程技術(shù)以及采用其它更先進(jìn)技術(shù)，如何持續維持摩爾定律不死進(jìn)行說(shuō)明。他認為，摩爾定律不僅沒(méi)有消亡，也沒(méi)有減速，甚至沒(méi)有生??！

從英特爾角度看，也認為摩爾定律還在持續演化。如英特爾(Intel)技術(shù)開(kāi)發(fā)部門(mén)制程與產(chǎn)品集成主任Ramune Nagisetty認為，摩爾定律原先是關(guān)于每晶體管成本和多少晶體管可搭載于單一芯片的律則，如今更新的運算系統架構方式透過(guò)排除傳統阻礙，以及提升效能、功耗與成本，正在驅動(dòng)摩爾定律持續演化。

CMOS制程仍是短期推進(jìn)微縮最佳途徑

黃漢森甚至認為，在有合適的技術(shù)下，摩爾定律仍可存續30年。至于要如何維持摩爾定律存續，唯一的重點(diǎn)在不斷提升晶體管密度，進(jìn)而可持續提供更佳的效能以及能源效率表現。The Next Platform報導，黃漢森指出，只要業(yè)者能夠持續在更小芯片空間內放入更多具更佳能源效率的晶體管，就能持續讓摩爾定律存續，不論所采用實(shí)現這個(gè)晶體管密度持續提高的方式為何。

在此情況下，短期內要能持續推動(dòng)摩爾定律前進(jìn)，仍必須仰賴(lài)既有持續推出更先進(jìn)CMOS制程的技術(shù)，讓晶圓制造端能夠量產(chǎn)閘極長(cháng)度(Gate Length)更小的晶體管。以臺積電為例，目前的進(jìn)展是在蝕刻7納米晶體管，并朝5納米制程推進(jìn)。

黃漢森指出，5納米節點(diǎn)的設計生態(tài)系統已準備就緒，臺積電已開(kāi)始進(jìn)行風(fēng)險試產(chǎn)。由此顯示，臺積電制程節點(diǎn)以及設計工具已經(jīng)完成開(kāi)發(fā)，并正進(jìn)行可投入量產(chǎn)的晶圓生產(chǎn)階段。臺積電方面日前表示，該公司計劃2020年上半開(kāi)始量產(chǎn)5納米芯片。在此情況下外界分析，臺積電甚至可能正在發(fā)展3納米制程節點(diǎn)技術(shù)。

即使如此，上述都仍停留在既有的傳統平面制程，黃漢森認為，最終傳統平面制程終有一天將不再能進(jìn)行微縮。但這不代表晶體管密度持續微縮的進(jìn)行就會(huì )終結。有業(yè)界人士指出，摩爾定律在臺積電、三星電子(Samsung Electronics)以及GlobalFoundries等全球主要晶圓制造廠(chǎng)商中，依然很好的扮演著(zhù)角色。

AI、5G驅動(dòng)下階段半導體制程演進(jìn)

如黃漢森所言，在半導體晶圓制造產(chǎn)業(yè)仍在進(jìn)行許多技術(shù)創(chuàng )新，以能在Dennard微縮定律(Dennard Scaling)終結后，持續推進(jìn)晶體管密度微縮保持在上升曲線(xiàn)，特別是如采用應變矽晶(Strained Silicon)、高介電常數金屬閘極(High-K/Metal Gate；HKMG)技術(shù)，再者是引入3D結構的鰭式場(chǎng)效晶體管(FinFET)制程技術(shù)。如今業(yè)界也在探索名為「設計技術(shù)協(xié)同最佳化」(Design Technology Co-Optimization；DCTO)的技術(shù)，以推進(jìn)朝7納米制程以下邁進(jìn)。

這些新制程技術(shù)的創(chuàng )新，都是為了讓半導體晶圓制造端，能夠跟上科技產(chǎn)業(yè)終端應用，對具備更快運算速度及更佳硬件能源效率的更新式運算平臺推出的需求所生，這樣的演進(jìn)過(guò)程至今已有40年左右。

從1970年代迷你計算機(minicomputer)作為開(kāi)端，到1980年代的PC崛起時(shí)代，再到1990年代的互聯(lián)網(wǎng)興起，再到2000年代至今的行動(dòng)運算浪潮，每一代都有賴(lài)全球半導體制程的不斷微縮演進(jìn)，帶動(dòng)晶體管密度不斷微縮，以能推出效能及功耗更佳、符合新科技浪潮的更高運算需求，進(jìn)而形成當前全球科技產(chǎn)業(yè)供應鏈現況，并創(chuàng )造一個(gè)愈來(lái)愈科技滲透的社會(huì )環(huán)境。

隨著(zhù)行動(dòng)時(shí)代發(fā)展至今逐漸趨于成熟、成長(cháng)性逐漸趨緩，黃漢森認為，人工智能(AI)以及5G將會(huì )是下一階段推動(dòng)半導體制程微縮前進(jìn)的主要推動(dòng)力。

2.5D、3D結構接棒　解決長(cháng)期微縮困境

未來(lái)能讓摩爾定律持續推進(jìn)的創(chuàng )新技術(shù)方面，從短期來(lái)看，目前小芯片(Chiplet)技術(shù)在2.5D結構中建立的多芯片封裝技術(shù)，將有助增加整體運算以及存儲器密度，即使小芯片技術(shù)途徑?jīng)]有創(chuàng )造任何晶體管微縮的效果。因此在小芯片技術(shù)途徑發(fā)展上，黃漢森指出，讓個(gè)別小芯片制程節點(diǎn)的重要性，不如如何將這些元件集成在同一個(gè)封裝中來(lái)得重要。

在這部分，臺積電藉由自有CoWoS(Chip-on-Wafer-on-Substrate)技術(shù)，掌握了自有2.5D封裝制程版本，與此相較，英特爾「崁入式多芯片互連橋接」(Embedded Multi-Die Interconnect Bridge；EMIB)封裝技術(shù)則是相應的競爭技術(shù)。

CoWoS透過(guò)在矽載板(silicon interposer)上方安裝小芯片以及合適的存儲器裝置，并以矽導通孔(Through Silicon Via；TSV)進(jìn)行連結的方式，進(jìn)行多芯片封裝作業(yè)。NVIDIA的Tesla V100 GPU加速器即最典型的CoWoS技術(shù)產(chǎn)物，其將1個(gè)GV100 GPU和高帶寬存儲器(HBM)模塊進(jìn)行封裝。

其它如超微(AMD)、英特爾以及賽靈思(Xilinx)，也都各自在發(fā)展自有小芯片技術(shù)途徑。如英特爾Nagisetty指出，藉由先進(jìn)封裝技術(shù)，能以更具創(chuàng )新的方式將各個(gè)更小的小芯片接合在一起，Stratix 10現場(chǎng)可程序化邏輯閘陣列(FPGA)即英特爾首款采用小芯片以及先進(jìn)封裝技術(shù)途經(jīng)開(kāi)發(fā)的芯片產(chǎn)品，下一代Agilex FPGA英特爾也將持續突破既有小芯片與先進(jìn)封裝技術(shù)的極限。能夠快速推出客制化芯片產(chǎn)品，具備很高的價(jià)值。

Nagisetty也稱(chēng)小芯片技術(shù)途徑一大優(yōu)勢，在于為芯片創(chuàng )新創(chuàng )建一個(gè)平臺，因小芯片技術(shù)可讓小型、無(wú)晶圓廠(chǎng)芯片業(yè)者投入設計，讓業(yè)者無(wú)需設計整個(gè)CPU或產(chǎn)品，根據自身特定專(zhuān)業(yè)進(jìn)行創(chuàng )新設計。例如美國國防高等研究計劃署(DARPA)的「DARPA CHIPS」計畫(huà)中，就有幾款小芯片設計成為英特爾FPGA平臺。

但2.5D結構仍有限，3D封裝技術(shù)才是推進(jìn)微縮的長(cháng)遠解決途徑，例如臺積電的N3XT(Nano-Engineered Computing Systems Technology)架構。N3XT為基于全新納米材料以及存儲器與邏輯良好集成的3D單片(monolithic)設計。

雖然自2015年在學(xué)術(shù)圈就可見(jiàn)N3XT技術(shù)，如今才有臺積電認真看待這項技術(shù)，有助在臺積電推動(dòng)下未來(lái)導入商用化。有研究顯示，以各式機器學(xué)習(ML)推論為評測基準，采N3XT生產(chǎn)的半導體裝置比采2D制程的裝置，效率提升介于63~1,971倍之間。

黃漢森指出，N3XT系統包含多層的能源效率邏輯層、高速存儲器，以及高容量非揮發(fā)性存儲器，以交錯方式堆疊在一起，并全都位在傳統的矽邏輯晶粒之上，并由金屬層間通孔(Inter-Layer Via；ILV)來(lái)連結這些不同的元件，這也是一大技術(shù)關(guān)鍵。與微米尺寸的矽導通孔(TSV)不同的是，ILV能達到更小的納米尺寸。

對3D封裝技術(shù)而言，存儲器和邏輯的交錯堆疊更具重要性，因為這可縮短元件彼此之間的距離，進(jìn)而有助實(shí)現5G以及AI等應用對高帶寬、低延遲通訊的需求，這是傳統CMOS無(wú)法做到的。因為邏輯晶體管需要約攝氏1,000度才能進(jìn)行適當的蝕刻，這樣的高溫可能會(huì )在制造過(guò)程中導致鄰接的其它元件毀壞。

低溫材料、新式存儲器扮演助攻角色

制程技術(shù)之外，過(guò)去幾年也可見(jiàn)在開(kāi)發(fā)在相對低溫情況下，適合于制造高效能晶體管的新材料，此即過(guò)渡金屬二硫屬化物(Transition Metal Dichalcogenides；TMD)。TMD材料的優(yōu)勢在具備更高的電子移動(dòng)率，讓電荷在更薄的通道中能夠更輕易移動(dòng)，有助于小于2~3納米晶體管的開(kāi)發(fā)。對此黃漢森指出，臺積電目前在研發(fā)階段已開(kāi)發(fā)出采二硫化鎢(tungsten disulfide)打造的實(shí)驗性質(zhì)TMD晶圓。

納米碳管(Carbon Nanotube)則是另一可行的納米材料。黃漢森指出，已可制造出采納米碳管材料的實(shí)驗性質(zhì)晶圓，并展現出不錯的半導體行為。實(shí)際上目前在業(yè)界已可見(jiàn)以納米碳管為基礎開(kāi)發(fā)的邏輯和SRAM裝置的原型設計問(wèn)世，包含近期麻省理工學(xué)院(MIT)研究人員開(kāi)發(fā)的RISC-V實(shí)作產(chǎn)品。

3D集成最適合采用的存儲器方面，黃漢森認為包含SST-MRAM、PCM、ReRAM、CBRAM以及FERAM，這些存儲器都具備可隨機存取、非揮發(fā)性等特性。目前已有部分投入商用化階段，諸如三星電子(Samsung Electronics)的嵌入式MRAM、英特爾3D XPoint以及Everspin的MRAM。

整體而言，雖然黃漢森未明確揭露上述新技術(shù)將如何延續摩爾定律達他所稱(chēng)的30年之久，但也算是為晶圓制造如何從平面制程，演進(jìn)至2.5D、3D結構制程，以及所能采用的其它潛在技術(shù)及材料，勾勒一個(gè)可持續帶動(dòng)微縮及晶體管密度提升的技術(shù)途徑，靜待全球半導體晶圓制造端提出可商用化解決方案，實(shí)現摩爾定律的延續。