一種可復用的高速SPI總線(xiàn)的設計

1 引言

長(cháng)期以來(lái)，外圍設備與主機CPU速度之間的不匹配始終困擾著(zhù)人們，影響了計算機系統更迅速的發(fā)展，成為系統基本I/O的瓶頸問(wèn)題。隨著(zhù)計算機處理能力及存儲規模的迅速增長(cháng)，這個(gè)問(wèn)題表現得更加突出。為此人們采取了各種軟、硬件的方法，不斷地改善著(zhù)CPU與I/O設備之間的接口性能。

目前，嵌入式系統已經(jīng)廣泛應用于通信、消費類(lèi)電子產(chǎn)品等許多領(lǐng)域。然而，在許多應用中，處理器的接口問(wèn)題依然是制約系統性能的瓶頸。對于給定的設計，設計者面對這些紛繁蕪雜的接口標準選擇的余地并不大。他們一般根據系統所需的成本及功能選擇合適的標準產(chǎn)品，這可能導致接口標準沖突和引起互用性問(wèn)題;或許設計者可能重新選擇與接口兼容的標準器件，但可能會(huì )造成不能滿(mǎn)足功能需要或系統的成本要求等。

在過(guò)去幾年里，用于消除IC、電路板和系統之間數據傳輸瓶頸的接口標準層出不窮，為通信系統器件所提供的接口技術(shù)種類(lèi)繁多。在數字系統設計中解決接口和互用性問(wèn)題顯得尤為重要， FPGA技術(shù)的迅速發(fā)展使得接口問(wèn)題有了好的解決方案。例如，現有的高性能接口IP及高速物理I/O的FPGA，可滿(mǎn)足10Gb/s以上數據通道的通信系統的要求;可以用FPGA實(shí)現接口不兼容器件間的通信問(wèn)題。因此本文將提出一種新的基于FPGA 的SPI 接口設計方法。

SPI(Serial Peripheral Interface)串行外設接口總線(xiàn)[1]是一種同步全雙工串行通信接口總線(xiàn)，由于其連線(xiàn)簡(jiǎn)單，使用起來(lái)非常方便，故得到廣泛應用。在很多新型器件如LCD模塊、FLASH、EEPROM存儲器、數據輸入、輸出設備上都采用了SPI接口。但在實(shí)際開(kāi)發(fā)應用中，若主控制器無(wú)SPI接口或需要與多個(gè)具有SPI接口的外設通信，就要使用主控制器的I/O

口通過(guò)軟件來(lái)模擬，這就在很大程度上限制了其應用給數據傳輸帶來(lái)不便。在FPGA技術(shù)迅速發(fā)展的時(shí)代，解決這個(gè)問(wèn)題最方便的辦法就是集成一個(gè)SPI核到芯片上。

這里根據業(yè)界通用的SPI總線(xiàn)的標準，設計一種可復用的高速SPI總線(xiàn)。設計過(guò)程中很多變量都采用參數形式，具體應用于工程實(shí)踐時(shí)根據實(shí)際需要更改參數即可，充分體現了可復用性。

2 SPI 總線(xiàn)原理

SPI 總線(xiàn)由四根線(xiàn)組成：串行時(shí)鐘線(xiàn)(SCK)，主機輸出從機輸入線(xiàn)(MOSI)，主機輸入從機輸出線(xiàn)(MISO)，還有一根是從機選擇線(xiàn)(SS)，它們在與總線(xiàn)相連的各個(gè)設備之間傳送信息，其連接方式如圖1。

SPI 總線(xiàn)中所有的數據傳輸由串行時(shí)鐘SCK來(lái)進(jìn)行同步，每個(gè)時(shí)鐘脈沖傳送1 比特數據。SCK 由主機產(chǎn)生，是從機的一個(gè)輸入。時(shí)鐘的相位(CPHA)與極性(CPOL)可以用來(lái)控制數據的傳輸。CPOL=“0”表示SCK 的靜止狀態(tài)為低電平，CPOL =“1”則表示SCK 靜止狀態(tài)為高電平。時(shí)鐘相位(CPHA)可以用來(lái)選擇兩種不同的數據傳輸模式。如果CPHA =“0”，數據在信號SS 聲明后的第一個(gè)SCK 邊沿有效。而當CPHA=“1”時(shí), 數據在信號SS聲明后的第二個(gè)SCK 邊沿才有效。因此，主機與從機中SPI 設備的時(shí)鐘相位和極性必須要一致才能進(jìn)行通信。

SPI 可工作在主模式或從模式下。在主模式下，每一位數據的發(fā)送/接收需要1 次時(shí)鐘作用;而在從模式下， 每一位數據都是在接收到時(shí)鐘信號之后才發(fā)送/接收。1個(gè)典型的SPI系統包括一個(gè)主MCU和1個(gè)或幾個(gè)從外圍器件。

3 設計原理

本系統用硬件描述語(yǔ)言verilog描述，是可IP復用的通用結構。

3.1 典型應用

SPI 接口的典型應用如圖2所示，微處理器與從設備通過(guò)發(fā)送指令的方式實(shí)現雙向數據傳輸。

3.2 模塊設計

根據SPI 總線(xiàn)的原理，本設計的SPI Master同SPI協(xié)議兼容，在主機側的設計相當于wishbone總線(xiàn)[2]規范兼容的slave設備，總體架構可分為以下3個(gè)功能模塊[3]：Clock generator、Serial interface、Wishbone interface如圖3所示。

3.2.1 時(shí)鐘產(chǎn)生模塊SPI-clgen設計

SPI時(shí)鐘分頻模塊中的時(shí)鐘信號的來(lái)源是外部系統提供的時(shí)鐘clk_in，此時(shí)鐘的頻率高于SPI總線(xiàn)使用的時(shí)鐘頻率，模塊會(huì )根據各個(gè)不同接口的時(shí)鐘分頻因子寄存器，產(chǎn)生相應的時(shí)鐘輸出信號clk_out作為串行時(shí)鐘。由于SPI沒(méi)有應答機制，所以傳輸時(shí)對時(shí)序的要求就相當嚴格，為了能夠保證時(shí)序的可靠性，特別設計了一個(gè)無(wú)論對于奇分頻還是偶分頻都異?？煽康臅r(shí)鐘生成模塊產(chǎn)生傳輸所需要的串行時(shí)鐘。

此模塊重點(diǎn)考慮了奇分頻的情況，為了節省資源，對奇分頻的實(shí)現方式做了改動(dòng)同時(shí)也能實(shí)現偶分頻的情況，經(jīng)過(guò)這樣設計的時(shí)鐘分頻模塊能保證分頻出可靠的時(shí)鐘信號。對輸入主時(shí)鐘的同步奇整數分頻，可以簡(jiǎn)單地用一個(gè)Moore機來(lái)實(shí)現。比如，5分頻的狀態(tài)圖如圖4所示，編碼采用Moore機而非Mealy機，雖然增加了狀態(tài)數，但增加了可靠性。

Master核系統輸入時(shí)鐘clk-in通過(guò)divider分頻產(chǎn)生clk-out，通過(guò)改變divider的值，可以實(shí)現任意分頻的時(shí)鐘輸出[4]。其頻率表達式如下：

用verilog語(yǔ)言描述時(shí)鐘產(chǎn)生模塊，用ISE綜合后，其生成電路如圖5所示。

3.2.2 串行接口模塊SPI-shift設計[5]

數據傳輸模塊是SPI的核心模塊。此模塊負責把并行進(jìn)來(lái)的數據串行傳出，串行進(jìn)來(lái)的數據并行傳出。對于并行進(jìn)來(lái)的數據位寬比較長(cháng)，比如128位的數據時(shí)，為了提高傳輸的速度，本文設計工作中犧牲了資源改進(jìn)了以前的保守的SPI模塊。SPI Master核在主機側作為slave設備接收數據，同時(shí)作為master設備發(fā)送數據。此模塊verilog代碼經(jīng)ISE綜合后如圖6所示。

3.2.3 頂層TOP模塊

本文在分析協(xié)議的基礎上建立了高速可復用SPI總線(xiàn)的基本結構，包括時(shí)鐘生成模塊，數據傳輸模塊，并用上層TOP模塊調用底層的兩個(gè)模塊。頂層模塊的重要作用就是讓分模塊能夠順利的運作起來(lái)。所以此SPI核的頂層模塊要寫(xiě)入控制字，通過(guò)狀態(tài)機控制調用時(shí)鐘生成模塊和數據傳輸模塊正常運行。其經(jīng)ISE綜合后如圖7所示。

4 仿真與驗證

將用verilog 描述好的SPI 接口電路用ISE進(jìn)行綜合，然后用modelsim 軟件進(jìn)行仿真[6]。在建立測試平臺時(shí)，首先要建立模擬Wishbone協(xié)議的master模塊，同時(shí)建立模擬SPI協(xié)議的slave模塊，再將接收/發(fā)送數據和地址進(jìn)行比較、校驗。SPI-topTestbench總體架構如圖8所示。

為了簡(jiǎn)單仿真8bit數據傳輸[7]，首先進(jìn)行復位，然后設置寄存器，再進(jìn)行寄存器校驗，無(wú)誤之后進(jìn)行8bit數據傳輸，在tx上升沿發(fā)送數據，rx下降沿接收數據，仿真波形如圖9所示。同理可以仿真64bit、128bit等數據傳輸仿真波形。

用ISE軟件進(jìn)行編譯，將生成的網(wǎng)表文件通過(guò)JTAG下載到xilinx 公司的spartan3 系列FPGA運行，在ISE 的輔助分析下得到了正確的結果。

5 結束語(yǔ)

隨著(zhù)半導體技術(shù)的進(jìn)步，FPGA 的價(jià)格越來(lái)越便宜， 工作頻率越來(lái)越高，使用FPGA 實(shí)現SPI 通信接口是切實(shí)可行的。

由于SPI對傳輸時(shí)序要求非常嚴格，所以本文工作中設計了一種比較可靠，穩定的時(shí)鐘生成模塊，它對于奇偶分頻的情況分別考慮，從而避免了以往SPI總線(xiàn)中對系統時(shí)鐘奇分頻時(shí)會(huì )出現分頻出的時(shí)鐘不穩定的問(wèn)題。數據傳輸模塊采用較簡(jiǎn)潔的并串互轉結構，一次最多可傳輸128位，速度是遵守SPI協(xié)議的同類(lèi)器件里較快的。并且從128位到8位可選具體一次要傳輸多少位，有別于以往一次傳輸的位數為定值的情況。