邏輯門(mén)電路的傳播速度

理論上的數字邏輯設計重點(diǎn)關(guān)注的是邏輯門(mén)電路的傳播延遲。相比之下，高頻電子工程中的許多實(shí)際的問(wèn)題通常只取決于一個(gè)更細微的指標：最小輸出轉換時(shí)間。圖2.13舉例說(shuō)明了這一差別。

較快的轉換時(shí)間會(huì )導致返回電流，串擾和振鈴等等與傳播延遲無(wú)關(guān)的問(wèn)題成倍地增加。如果邏輯產(chǎn)品系列的最小轉換時(shí)間比傳播延遲快得多，那么系統設計時(shí)會(huì )面臨不必要的麻煩，因為相應器件封裝，電路板布局設計和連接器都必須適應器件的快速轉換時(shí)間，而小的傳播延遲只有利于邏輯時(shí)序。假設有兩種邏輯產(chǎn)品系列具有相同的最大傳播延遲參數值。其中輸出轉換時(shí)間最慢的將會(huì )更便宜，而且更好用。

許多邏輯產(chǎn)品系列有多種速度-功率組合可以選用。TTL系列包括LS和S等種類(lèi)。所有CMOS系列都表現出引人注目的功率-速度關(guān)系：從而使任何CMOS系統的功耗與它的時(shí)鐘速率成正比。ECL系列產(chǎn)品可以在近乎兩倍于MECL 10KH系列的速度下工作，但是也消耗了兩倍的功率。

制商更強調速度和功率的折衷，因為這樣可以使數據手冊看上去更體面。他們經(jīng)常不標出器件最小轉換時(shí)間。這一個(gè)參數非常難于控制，除非制造過(guò)程中嵌入特殊的電路以減緩輸出轉換的速率。

這種限定轉換時(shí)間的電路已經(jīng)逐漸地開(kāi)始進(jìn)入一些邏輯系列產(chǎn)品，自從1971年MECL 10K系列產(chǎn)品出現以來(lái)，所有ECL系列都已經(jīng)內置了邊沿減緩的電路。出現于1990年的FCT系列產(chǎn)品是第一個(gè)內置了邊沿減緩機制的CMOS電路。從那以后，其他的制造商也采用了這種方法。

這快的轉換時(shí)間分別通過(guò)兩種特定方式導致問(wèn)題的產(chǎn)生：由電壓突變產(chǎn)生的影響和由電流突變產(chǎn)生的影響。