FPGA 解決方案和標準控制器內核比較

　　現在效率顯著(zhù)提高。硬核僅在兩個(gè)周期內可完成位反轉操作：一個(gè)周期用于把數據寫(xiě)入IP，另一個(gè)周期則負責讀回結果。處理2萬(wàn)個(gè)位反轉操作現在只需0.8ms。

　　與最初采用的算法相比，效率提升了110倍。與效率最高的最新軟件算法相比，此算法仍使系統性能提升了11倍。

　　當然，本例只有在您的CPU不提供位反轉尋址功能的情況下才有效。大多數 DSP都有此功能，但大多數微控制器都不具備這個(gè)功能。具備增加這個(gè)功能的特性可大幅度提升這種算法的處理速度。

　　雖然修改不大，但收效十分明顯。我們甚至將代碼壓縮到兩個(gè)字大小。當然，現在硬件要求增加一些芯片。不過(guò)以此為代價(jià)獲得比任何標準微控制器更高的速度，是值得的。

　案例2：高速浮點(diǎn)性能

　　現在我們給出另一個(gè) MicroBlaze算法加速示例。一個(gè)客戶(hù)聲稱(chēng)他的浮點(diǎn)處理在MicroBlaze系統上運行非常慢。他使用的算法可采用簡(jiǎn)單的環(huán)路同時(shí)得出幾個(gè)結果。

for (i=0;i512;i++) {
f_sum += farr[i];
　　　f_sum_prod += farr[i] * farr[i];
f_sum_tprod += farr[i] *
farr[i] * farr[i];
　　f_sqrt + =
sqrt(farr[i]);
　　if (min_f > farr[i]) { min_f =
farr[i]; }
　　if (max_f farr[i]) { max_f =
farr[i]; }
}

　　所有數值均是單精度浮點(diǎn)值。我們首先想到的是最基礎的一個(gè)問(wèn)題：浮點(diǎn)單元 (FPU) 激活了嗎?檢查項目設置后，我們發(fā)現FPU仍然處于未啟用狀態(tài)。這就是為什么永遠無(wú)法計算出這幾個(gè)數的原因。FPU可在 MicroBlaze屬性設置中加以激活。

　　FPU支持共有兩種。我們也選擇擴展FPU (Extended FPU)來(lái)支持求平方根運算?，F在，在50MHz 的MicroBlaze上需要 1,108,685個(gè)周期才能完成 512個(gè)值的全部循環(huán)。查看生成的匯編程序代碼后，可以了解到創(chuàng )建平方根是仍然在使用數學(xué)庫(Math-lib)功能。其在數學(xué)功能中的定義為：

　　double sqrt(double);

　　不過(guò)客戶(hù)使用平方根函數僅為處理浮點(diǎn)數值。因此，MicroBlaze FPU定義了一個(gè)新的函數來(lái)取代原來(lái)的函數，解決這個(gè)問(wèn)題：

　　float sqrtf(float);

　　把表達式f_sqrt += sqrt(farr[i])變?yōu)閒_sqrt += sqrtf(farr[i])，就會(huì )調用MicroBlaze內部的FPU內部平方根功能?，F在執行代碼只需要35,336個(gè)周期。特別是與第一個(gè)根本沒(méi)有使用FPU的方案相比，我們再次通過(guò)小小的調整就實(shí)現了31倍的提升。在相同的執行時(shí)間內，可能需要大約1.5GHz的CPU才能給出上述這些結果。

　不過(guò)客戶(hù)仍不滿(mǎn)意，客戶(hù)要求更高的速度。在這種情況下，把算法從浮點(diǎn)運算變?yōu)楣厅c(diǎn)運算并不適合。因此，我們開(kāi)發(fā)了一款新型專(zhuān)用硬件加速器(新型FSL IP)來(lái)加快對循環(huán)的處理。

　　新的FSL IP使用CORE Generator模塊浮點(diǎn)_v4_0來(lái)為4x ADD、2x MUL、1x GREATER、1x LESS和1x SQRT等操作創(chuàng )建9個(gè)示例。所有這些示例都可以實(shí)體化，并對相同的輸入數據進(jìn)行完全并行處理(圖2)。

　　FSL IP中實(shí)例的創(chuàng )建帶有部分時(shí)延，但吞吐率僅為1。這要求為加速器內部的控制器硬件準備更多的芯片，不過(guò)這樣可以在每個(gè)時(shí)鐘周期內向協(xié)處理器提供新數據。

　　在取回結果前，只有在處理循環(huán)末端才需要增加周期。

　　我們采用直連方式把MicroBlaze連接到FSP IP時(shí)不需要FIFO。傳輸的所有數據都將緩存在IP內，并隨即加以處理。

　　從FSL IP返回到MicroBlaze的連接是使用FSL總線(xiàn)創(chuàng )建的。由于我們必須發(fā)回一些結果，因而這更加容易實(shí)現，而且可以更加簡(jiǎn)單地在IP內完成。部分CoreGen模塊有一些已被添加到執行時(shí)間中的時(shí)延，并被getfsl()調用完全覆蓋。MicroBlaze只需要等到所有結果都存入FSL總線(xiàn)FIFO。不過(guò)，只要數據率是1，即可完全實(shí)現所要求的吞吐率。

　　FSL總線(xiàn)的額外延遲僅會(huì )占用為數不多的一些周期。使用FSL硬件加速器的C代碼如下：for (i=0;i512;i++) {
putfsl(farr[i],fsl0_id);
}
// get the min,max values:
getfsl(min_f,fsl0_id);
getfsl(max_f,fsl0_id);
// get the sum and products:
getfsl(f_sum,fsl0_id);
getfsl(f_sum_prod,fsl0_id);
getfsl(f_sum_tprod,fsl0_id);
getfsl(f_sqrt,fsl0_id);

　　算法的最終實(shí)施僅需大約4,630個(gè)周期，而且依然是全浮點(diǎn)實(shí)施。

　　硬件需要本來(lái)應該用于實(shí)施硬件加速器的更多芯片才能并行計算出所有結果。不過(guò)與擴展FPU實(shí)施方案相比，我們最終提升了大約7.6倍。否則，如果使用標準處理器來(lái)替換這個(gè)50MHz的處理器，可能需要大約380MHz的CPU才能勝任(假設硬件自帶有浮點(diǎn)平方根函數)。

　　更為顯著(zhù)的是與使用PFU的最初方案，而非平方根函數的對比效果：總體提升了大約239倍。這種效果可能需要12GHz左右的浮點(diǎn)處理器才能實(shí)現。

　　如上述例子所示，有時(shí)候小小的調整就會(huì )顯著(zhù)影響算法的處理效果。實(shí)施這些調整，可以讓您的50MHz MicroBlaze系統與高性能DSP相媲美。

　　首先，找出執行時(shí)間過(guò)長(cháng)的核心算法，然后對其加速——通過(guò)簡(jiǎn)單調整軟件，使用硬件，或使用硬件加速器進(jìn)行更為復雜的調整。如此一來(lái)，您的處理器系統會(huì )強于標準控制器。