新一代層疊封裝（PoP）的發(fā)展趨勢及翹曲控制

1 簡(jiǎn)介

當今半導體集成電路(IC)的新增長(cháng)點(diǎn)，已從傳統的機算機及通訊產(chǎn)業(yè)轉向便攜式移動(dòng)設備如智能手機、平板電腦及新一代可穿戴設備。集成電路封裝技術(shù)也隨之出現了新的趨勢，以應對移動(dòng)設備產(chǎn)品的特殊要求，如增加功能靈活性、提高電性能、薄化體積、降低成本和快速面世等。

層疊封裝(PoP, Package-on-Package, 見(jiàn)圖 1)就是針對移動(dòng)設備的IC封裝而發(fā)展起來(lái)的可用于系統集成的非常受歡迎的三維疊加技術(shù)之一[1,2]。PoP由上下兩層封裝疊加而成，底層封裝與上層封裝之間以及底層封裝與母板(Motherboard)之間通過(guò)焊球陣列實(shí)現互連。通常，系統公司分別購買(mǎi)底層封裝元件和上層封裝元件，并在系統板組裝過(guò)程中將它們焊接在一起。層疊封裝的底層封裝一般是基帶元件，或應用處理器等，而上層封裝可以是存儲器等。

同傳統的三維芯片疊加技術(shù)相比，PoP結構尺寸雖稍大，但系統公司可以擁有更多元件供應商，并且由于PoP底層和上層的元件都已經(jīng)通過(guò)封裝測試，良率有保障，因此PoP的系統集成既有供應鏈上的靈活性，也有成本控制的優(yōu)勢。事實(shí)證明，PoP為系統集成提供了低成本的解決方案。

為了進(jìn)一步利用PoP技術(shù)的優(yōu)勢，系統公司可以同芯片供應商與封裝公司合作，對PoP底層或上層元件進(jìn)一步集成，以滿(mǎn)足其產(chǎn)品需要。例如，基帶芯片和應用處理器芯片可以集成在PoP的底層封裝里。

隨著(zhù)集成度及電性能要求的進(jìn)一步提高，以及超薄化的需求，PoP封裝技術(shù)也不斷發(fā)展創(chuàng )新，開(kāi)始進(jìn)入新的一代。本文將介紹分析這一領(lǐng)域的最新發(fā)展趨勢。

封裝技術(shù)的進(jìn)一步超薄化使得封裝翹曲成為一大問(wèn)題。封裝中使用了各種不同的材料，如芯片、基板、塑封等，這些材料具有不同的熱膨脹系數(CTE，Coefficient of Thermal Expansion)。當整個(gè)封裝經(jīng)歷溫度變化時(shí)，例如從封裝過(guò)程時(shí)的高溫降到室溫，由于各種材料的熱膨脹系數不同，伸縮不一致，從而導致封裝產(chǎn)生翹曲，圖2簡(jiǎn)易地說(shuō)明了這一原理。當封裝變薄后，鋼性顯著(zhù)降低，更容易變形，使得翹曲顯著(zhù)加大。

過(guò)大的翹曲會(huì )使得PoP封裝在表面焊接(SMT)組裝過(guò)程中，底層封裝與母板之間，或者底層和上層封裝之間的焊錫球無(wú)法連接，出現開(kāi)路，見(jiàn)圖3。

翹曲已成為影響PoP組裝良率的關(guān)鍵因素。超薄化的趨勢使得翹曲問(wèn)題更加突出，成為一個(gè)阻礙未來(lái)PoP薄化發(fā)展的瓶頸。因此，各種新的技術(shù)和材料不斷出現，用以降低封裝的翹曲。在這篇文章中，我們將介紹翹曲控制方面的發(fā)展趨勢。文章更進(jìn)一步從一組超薄PoP試驗樣品，以及其它一些實(shí)際產(chǎn)品數據中，分析探討超薄后可能出現的翹曲大小，以及超薄封裝所帶來(lái)的相應的設計、材料、生產(chǎn)過(guò)程中可能出現的問(wèn)題和挑戰。

2 層疊封裝(PoP)的發(fā)展趨勢

新一代層疊封裝的發(fā)展趨勢可以概括為：

IC集成度進(jìn)一步提高，芯片尺寸不斷加大，芯片尺寸與封裝尺寸比例不斷提高，使得封裝翹曲也隨之增加。

對封裝的電性能要求進(jìn)一步提高，倒裝芯片技術(shù)(flip chip)應用普及，已代替了傳統的焊線(xiàn)(wire bond)技術(shù)。更先進(jìn)的則采用銅柱技術(shù)(Copper Pillar)，以進(jìn)一步縮小焊點(diǎn)間距。

同一芯片針對不同應用及客戶(hù)要求采用不同封裝尺寸。這使得封裝材料也應隨之而改變，優(yōu)化。另一方面，有時(shí)客戶(hù)為了提高IC制造良率和產(chǎn)出率，或者應用的靈活性，會(huì )把一顆大集成度的系統芯片分割成幾顆小芯片，但仍然要求封裝在同一封裝里。這些都使得封裝難以采用傳統的統一的材料系統，而必須定制優(yōu)化。

PoP底層和上層之間互連的間距(pitch)縮小。傳統PoP采用0.5 mm或以上間距，現在多采用0.4 mm間距。不遠的將來(lái)，0.3 mm間距將出現。間距的縮小使得上下層互連的焊錫高度產(chǎn)生問(wèn)題。傳統PoP采用焊錫球作為上下層的互連，依靠焊錫球在回流液態(tài)下自身的表面張力形成焊球高度。這一高度必須大于底層封裝芯片和塑封厚度，否則就會(huì )出現焊球開(kāi)路。在間距縮小、焊球直徑減小的情況下，這一高度要求難以達到，必須開(kāi)發(fā)新的技術(shù)。

在超薄化趨勢下，PoP封裝的各層材料厚度要求越來(lái)越薄。圖4顯示了基板(substrate)和塑封(EMC)厚度的薄化趨勢?；搴穸纫褟某Ｒ?jiàn)的0.3 mm薄化到0.2 mm左右，甚至0.13 mm。而塑封厚度則從0.28 mm降至0.2 mm和0.15 mm。至于芯片本身，厚度也已達0.1 mm以下，0.05 mm芯片也將出現。封裝薄化帶來(lái)的最大問(wèn)題就是封裝翹曲顯著(zhù)增加。許多新的POP技術(shù)的開(kāi)發(fā)及新材料的應用也是針對降低封裝翹曲。

順應上述趨勢，POP在封裝技術(shù)和材料使用上也出現新的發(fā)展。

在封裝技術(shù)上，相繼出現了裸芯倒裝的底層封裝(PSfcCSP)和穿塑孔技術(shù)(TMV, Through-Mold-Via)，見(jiàn)圖5。裸芯倒裝的翹曲一般會(huì )較大。穿塑孔技術(shù)彌補了這一缺點(diǎn)。穿塑孔技術(shù)是在傳統的塑封基礎上，在上下層封裝互連焊接點(diǎn)處打孔穿透塑封，再通過(guò)焊錫球柱形成上下層連接[3-5]。穿塑孔技術(shù)具有一些顯著(zhù)優(yōu)點(diǎn)。首先，它可以通過(guò)塑封材料降低封裝翹曲，可以使用更高的芯片/封裝尺寸比，這就使得更大芯片的封裝成為可能。其次，上下層封裝互連的焊錫球因為有塑封的支撐和間隔可以使用更細的互連間距。

為進(jìn)一步薄化TMV塑封層，現在又出現了裸芯的TMV(Exposed-die TMV)，即把塑封層高度設計成與芯片平齊，使芯片頂部裸露。這樣整個(gè)封裝的高度可以進(jìn)一步降低，但翹曲相對也會(huì )增加一些。

為降低封裝翹曲，各種新的材料也不斷出現，主要表現在材料特性的改善上。圖6顯示了基板核(Core)以及塑封(EMC)的熱膨脹系數(CTE)的發(fā)展趨勢。在基板方面，熱膨脹系數低的基板核有利于降低大芯片封裝翹曲，因此新的基板核材料的熱膨脹系數在不斷降低。原來(lái)標準的基板核熱膨脹系數一般在15-17 ppm左右，然后出現了CTE在9-12 ppm之間的低CTE基板核，現在CTE在5-7 ppm間的超低基板核也已相當普及，最新一代的已接近2-4 ppm。與此同時(shí)，塑封材料的CTE特性則不斷升高，各種高CTE的塑封材料也層出不窮，常溫下的CTE值已從原有的10 ppm左右升至20-30 ppm之間。這些新材料的研發(fā)極大地幫助改善了因薄化而產(chǎn)生的翹曲問(wèn)題。

為了探索封裝超薄化后可能出現的翹曲情況，以及超薄所帶來(lái)的相應的設計、材料、生產(chǎn)過(guò)程中可能出現的問(wèn)題和挑戰，我們設計并實(shí)際組裝了一組超薄TMV試驗樣品，見(jiàn)圖7。

表1中所列為試驗設計參數。芯片厚度為60μm，相應的塑封層厚度采用0.15 mm厚。分別使用了兩種基板設計：一種為4層板共計0.23 mm厚，另一種為2層板共計0.17 mm厚。整個(gè)封裝大小尺寸為12 mm。為了研究不同芯片大小尺寸對翹曲的影響，我們使用了三種從小到大的芯片尺寸，分別為5 mm，6.5 mm，8.7 mm。在材料使用上，采用了一種超低CTE的基板和一種高CTE的塑封組合。

圖8和圖9分別顯示了使用4層0.23 mm基板和2層0.17 mm基板封裝不同尺寸芯片時(shí)的翹曲數值。這些翹曲數值是通過(guò)莫爾條紋投影儀(shadow moiré) 測量的平均值。根據業(yè)界慣例，正值翹曲表示翹曲為凸形，而負值翹曲表示翹曲為凹形，如圖中所示。