【FPGA電源技術(shù)專(zhuān)輯】突破FPGA系統的功耗瓶頸

突破FPGA系統功耗瓶頸

FPGA作為越來(lái)越多應用的“核心”，其功耗表現也“牽一發(fā)而動(dòng)全身”。隨著(zhù)工藝技術(shù)的越來(lái)越前沿化，FPGA器件擁有更多的邏輯、存儲器和特殊功能，如存儲器接口、DSP模塊和多種高速SERDES信道，不僅靜態(tài)和動(dòng)態(tài)功耗也隨之增加，對 FPGA設計的電源要求也非常復雜，這對系統功耗要求提出更多挑戰，盡可能地估算和優(yōu)化FPGA的功耗成為應對挑戰的關(guān)鍵。

FPGA的主要功耗來(lái)源

了解FPGA設計和應用怎樣影響功耗和電源供電要求會(huì )讓設計更清晰，更容易成功。FPGA功耗的主要來(lái)源于：一是靜態(tài)功耗，即工藝技術(shù)和硅片設計所帶來(lái)的靜態(tài)功耗;二是動(dòng)態(tài)功耗，每一設計獨特的應用所帶來(lái)的動(dòng)態(tài)功耗各不相同，包括器件系列、時(shí)鐘頻率、電源軌要求和資源利用率等。

靜態(tài)功耗主要是晶體管的漏電流引起，由源極到漏極的漏電流以及柵極到襯底的漏電流組成。隨著(zhù)半導體工藝更加先進(jìn)，晶體管尺寸不斷減小，泄漏電流也變得越來(lái)越大。

在FPGA中動(dòng)態(tài)功耗主要體現為存儲器、內部邏輯、時(shí)鐘、I/O消耗的功耗。動(dòng)態(tài)功耗是每一資源具體的使用及其使用量的產(chǎn)物，與信號觸發(fā)和電容負載充放電導致的額外功耗有關(guān)。負載較重的FPGA設計和具有較高時(shí)鐘頻率的設計通常功耗更大一些，如使用通用I/O和高速串行收發(fā)器時(shí)，所使用的I/O標準以及預期的數據速率等因素會(huì )確定I/O觸發(fā)速率以及邏輯時(shí)鐘速率，因此這類(lèi)收發(fā)器會(huì )影響總電源需求。數據速率越快，所需要的時(shí)鐘頻率越高，負載就必須以更快的頻率充放電，因此功耗也就越高。在一般的設計中，動(dòng)態(tài)功耗占據了整個(gè)系統功耗的90%以上，所以降低動(dòng)態(tài)功耗是降低整個(gè)系統功耗的關(guān)鍵因素。

通過(guò)電源方案創(chuàng )新優(yōu)化FPGA功耗

由此可見(jiàn)，FPGA的供電與功耗需求是復雜而苛刻的。如何通過(guò)電源管理方案滿(mǎn)足FPGA系統的功耗優(yōu)化需求呢?這對于電源管理技術(shù)是一個(gè)巨大挑戰，必須得從內核電壓、噪聲、上電排序、數字控制、電路規劃及分析工具等方面進(jìn)行全面的創(chuàng )新和優(yōu)化，才能很好地滿(mǎn)足FPGA系統的需求。

1.滿(mǎn)足內核電源的供電需求

內核電源是FPGA最大功耗輸入來(lái)源，需要提供大功率支持。因為內核電源軌驅動(dòng)邏輯，由于FPGA所包含的邏輯量達到了極高的水平，因此，功耗需求會(huì )不斷增長(cháng)。

此外，內核供電電源還必須滿(mǎn)足嚴格的穩態(tài)和瞬變電源軌要求。穩態(tài)要求是指，不論內核邏輯怎樣工作，都能夠維持內核輸入的穩態(tài)DC電壓，或者，簡(jiǎn)言之，供電電源與內核輸入電壓的穩壓精度有多高。

內核電源軌的動(dòng)態(tài)負載要求是由FPGA快速加載和釋放資源的能力決定的，這會(huì )導致當前的輸入電源要求出現很大而且很快的變化。供電電源的瞬時(shí)響應必須能夠迅速調整適應負載的變化，確保電源軌電壓保持在可接受的范圍內。

理想的電源轉換器應能夠同時(shí)實(shí)現較高的調節精度、低波紋和快速瞬時(shí)響應。滿(mǎn)足這些要求的一種方法是使用具有較高開(kāi)關(guān)頻率的開(kāi)關(guān)轉換器。

Altera的Enpirion PowerSoC電源方案在高頻集成電路設計、磁體工程、電源封裝和結構以及DC-DC系統工程4個(gè)關(guān)鍵領(lǐng)域實(shí)現創(chuàng )新，為系統帶來(lái)了顯著(zhù)優(yōu)勢。據分析顯示， PowerSoC工作在較高的開(kāi)關(guān)頻率下，利用獨特的磁體和封裝集成技術(shù)，使用了很少的電感和電容，實(shí)現了密度極高的引腳布局，因此，器件的波紋很低，瞬時(shí)響應很快。在應用在Cyclone V SoC設計中，Enpirion PowerSoC將供電電源引腳布局減小了22%，功耗降低了35%。

圖1

2.有效應對噪聲敏感輸入

因為FPGA中許多模塊對供電電源噪聲非常敏感，而噪聲會(huì )導致產(chǎn)生抖動(dòng)，隨之帶來(lái)很高的誤碼率(BER)，降低了電路性能，而現有的方案都難以達到要求。同時(shí)，系統需要輸出噪聲低的電源轉換器，而傳統的LDO效率低，會(huì )導致更大的功率浪費。

Enpirion PowerSoC解決方案通過(guò)創(chuàng )新，實(shí)現了LDO的噪聲性能，同時(shí)維持了開(kāi)關(guān)調節器的高效特性。如圖2 Stratix V GX FPGA電路板上高速信號張得很開(kāi)的眼圖所示，因為采用Enpirion PowerSoC為收發(fā)器電源軌供電，其高頻硅片設計即使是高頻工作時(shí)也能夠減小開(kāi)關(guān)損耗的高效的開(kāi)關(guān)FET技術(shù)，再結合減小了雜散電感的獨特的封裝結構，因此實(shí)現了低噪聲性能。

圖2

3.合理安排上電排序

一片FPGA會(huì )有很多需要電源供電的輸入引腳，但是并沒(méi)有必要為每一FPGA電源軌輸入專(zhuān)門(mén)供電。先進(jìn)的FPGA要求排序，這意味著(zhù)FPGA中不同的資源有不同的電壓軌，必須在其他資源上電之前供電。這就要求每一電源供電都有使能引腳，在電源接通時(shí)能夠通信，調節到所要求的電壓。

而多種Enpirion器件具有“Power OK”或者“Power Good”引腳，支持這一功能，這些引腳可以用于向系統控制器或者排序器件發(fā)出信號，某一FPGA輸入已經(jīng)接通電源，可以開(kāi)始下一排序步驟，從而優(yōu)化FPGA上電排序和系統功耗。

4.通過(guò)數字控制優(yōu)化功耗

另一常見(jiàn)的系統電源要求是能夠進(jìn)行遠程監視——在這一過(guò)程中，可以遠程測量系統參數，與接收系統通信，實(shí)現監視。要實(shí)現更智能的系統電源監視和優(yōu)化功能，輸入電壓、輸出電壓、輸出/負載電流和溫度等參數都是非常重要的信息。系統設計人員還希望能夠記錄FPGA在各種應用情況下的功耗，利用這些信息動(dòng)態(tài)的調節某些FPGA性能，或者調節系統中不需要的某些部分，以便降低系統功耗，實(shí)現更綠色、性?xún)r(jià)比更高的最終設備。最簡(jiǎn)單、最便宜、最緊湊的方式是使用集成了遠程監視功能和相應的通信總線(xiàn)的電源調節器。

在這方面，通過(guò)智能電壓ID(SmartVID)特性，Altera的Arria 10 FPGA和SoC通過(guò)PMBus接口，確定與Enpirion電壓調節器系統之間所需的VCC電壓和通信，將內核電壓軌盡可能動(dòng)態(tài)調整到最小，而不會(huì )犧牲系統性能。同時(shí)，支持PMBus的Enpirion的ED8101P0xQI單相數字控制器，可實(shí)現對FPGA的多種遠程監視和低功耗特性。

5.提前規劃電源樹(shù)，整體布局優(yōu)化系統功耗

系統硬件設計會(huì )影響設計的復雜程度、周期和成本，因此，盡早規劃FPGA設計的電源樹(shù)非常關(guān)鍵。在PCB階段就做好FPGA的功耗估算，并建立好與最終設計非常接近的電源樹(shù)，提前安排好電源轉換器的合理位置，讓它盡量接近FPGA，這樣可避免采用大而昂貴的體電容，有助于散熱和降低功耗。

此外，提前規劃電源樹(shù)還可以增加靈活性，無(wú)需大規模重新設計即可滿(mǎn)足功耗要求。在設計快結束時(shí)調整并優(yōu)化最初的電源樹(shù)，要比設計新電源樹(shù)容易得多，也快很多。公司在面臨盡快交付產(chǎn)品壓力的大環(huán)境下，降低修改規劃不好的電源樹(shù)造成的電路板重制的風(fēng)險和成本，減少在重制上所花的額外時(shí)間，這是很大的優(yōu)勢，能夠幫助系統設計人員搶在競爭對手之前更快的將產(chǎn)品推向市場(chǎng)，盡早獲得收益。

針對這一需求， Altera提供了全套的PowerPlay功耗分析工具，包括PowerPlay早期功耗估算器表單，用于在設計早期階段估算FPGA系統的功耗，以及嵌入在A(yíng)ltera Quartus® II軟件中的PowerPlay功耗分析器工具，在設計完成后輸出比較準確的功耗分析結果，以確保不會(huì )打破散熱和供電預算。

圖3

圖4

總結

FPGA系統因其功能日益強大、架構日益復雜而對功耗提出了更大挑戰，理想的電源解決方案充分考慮到了FPGA系統的需求，從硬件、軟件和工具等各個(gè)方面進(jìn)行優(yōu)化，從而突破瓶頸，最大程度地滿(mǎn)足苛刻的FPGA電源要求。