DDRx的關(guān)鍵技術(shù)介紹

ODT(On-Die Termination，片內終結)

ODT也是DDR2相對于DDR1的關(guān)鍵技術(shù)突破，所謂的終結(端接)，就是讓信號被電路的終端吸收掉，而不會(huì )在電路上形成反射，造成對后面信號的影響。顧名思義，ODT就是將端接電阻移植到了芯片內部，主板上不再有端接電路。在進(jìn)入DDR時(shí)代，DDR內存對工作環(huán)境提出更高的要求，如果先前發(fā)出的信號不能被電路終端完全吸收掉而在電路上形成反射現象，就會(huì )對后面信號的影響造成運算出錯。因此目前支持DDR主板都是通過(guò)采用終結電阻來(lái)解決這個(gè)問(wèn)題。由于每根數據線(xiàn)至少需要一個(gè)終結電阻，這意味著(zhù)每塊DDR主板需要大量的終結電阻，這也無(wú)形中增加了主板的生產(chǎn)成本，而且由于不同的內存模組對終結電阻的要求不可能完全一樣，也造成了所謂的“內存兼容性問(wèn)題”。 而在DDR-II中加入了ODT功能，當在DRAM模組工作時(shí)把終結電阻器關(guān)掉，而對于不工作的DRAM模組則進(jìn)行終結操作，起到減少信號反射的作用，如下圖六所示。

圖六 ODT端接示意圖

ODT的功能與禁止由主控芯片控制，在開(kāi)機進(jìn)行EMRS時(shí)進(jìn)行設置，ODT所終結的信號包括DQS、DQS#、DQ、DM等。這樣可以產(chǎn)生更干凈的信號品質(zhì)，從而產(chǎn)生更高的內存時(shí)鐘頻率速度。而將終結電阻設計在內存芯片之上還可以簡(jiǎn)化主板的設計，降低了主板的成本，而且終結電阻器可以和內存顆粒的“特性”相符，從而減少內存與主板的兼容問(wèn)題的出現。

重置(Reset)

重置是DDR3新增的一項重要功能，并為此專(zhuān)門(mén)準備了一個(gè)引腳。這一引腳將使DDR3的初始化處理變得簡(jiǎn)單。當Reset命令有效時(shí)，DDR3 內存將停止所有的操作，并切換至最少量活動(dòng)的狀態(tài)，以節約電力。在Reset期間，DDR3內存將關(guān)閉內在的大部分功能，所有數據接收與發(fā)送器都將關(guān)閉，且所有內部的程序裝置將復位，DLL(延遲鎖相環(huán)路)與時(shí)鐘電路將停止工作，甚至不理睬數據總線(xiàn)上的任何動(dòng)靜。這樣一來(lái)，該功能將使DDR3達到最節省電力的目的，新增的引腳如下圖七所示。

圖七 Reset及ZQ引腳

ZQ校準

如上圖七所示，ZQ也是一個(gè)新增的引腳，在這個(gè)引腳上接有一個(gè)240歐姆的低公差參考電阻。這個(gè)引腳通過(guò)一個(gè)命令集，通過(guò)片上校準引擎(ODCE，On-Die Calibration Engine)來(lái)自動(dòng)校驗數據輸出驅動(dòng)器導通電阻與ODT的終結電阻值。當系統發(fā)出這一指令之后，將用相應的時(shí)鐘周期(在加電與初始化之后用512個(gè)時(shí)鐘周期，在退出自刷新操作后用256時(shí)鐘周期、在其他情況下用64個(gè)時(shí)鐘周期)對導通電阻和ODT電阻進(jìn)行重新校準。

VREFCA VREFDQ

對于內存系統工作非常重要的參考電壓信號VREF，在DDR3系統中將VREF分為兩個(gè)信號。一個(gè)是為命令與地址信號服務(wù)的VREFCA，另一個(gè)是為數據總線(xiàn)服務(wù)的VREFDQ，它將有效的提高系統數據總線(xiàn)的信噪等級，如下圖八所示。

圖八 VREFCA VREFDQ

現在來(lái)說(shuō)說(shuō)DDR3和DDR4最關(guān)鍵的一些技術(shù)，write leveling以及DBI功能。

Write leveling功能與Fly_by拓撲

Write leveling功能和Fly_by拓撲密不可分。Fly_by拓撲主要應用于時(shí)鐘、地址、命令和控制信號，該拓撲可以有效的減少stub的數量和他們的長(cháng)度，但是卻會(huì )導致時(shí)鐘和Strobe信號在每個(gè)芯片上的飛行時(shí)間偏移，這使得控制器(FPGA或者CPU)很難保持tDQSS、tDSS 和tDSH這些參數滿(mǎn)足時(shí)序規格。因此write leveling應運而生，這也是為什么在DDR3里面使用fly_by結構后數據組可以不用和時(shí)鐘信號去繞等長(cháng)的原因，數據信號組與組之間也不用去繞等長(cháng)，而在DDR2里面數據組還是需要和時(shí)鐘有較寬松的等長(cháng)要求的。DDR3控制器調用Write leveling功能時(shí)，需要DDR3 SDRAM顆粒的反饋來(lái)調整DQS與CK之間的相位關(guān)系，具體方式如下圖九所示。

圖九、 Write leveling

Write leveling 是一個(gè)完全自動(dòng)的過(guò)程?？刂破?CPU或FPGA)不停的發(fā)送不同時(shí)延的DQS 信號，DDR3 SDRAM 顆粒在DQS-DQS#的上升沿采樣CK 的狀態(tài)，并通過(guò)DQ 線(xiàn)反饋給DDR3 控制器?？刂破鞫朔磸偷恼{整DQS-DQS#的延時(shí)，直到控制器端檢測到DQ 線(xiàn)上0 到1 的跳變(說(shuō)明tDQSS參數得到了滿(mǎn)足)，控制器就鎖住此時(shí)的延時(shí)值，此時(shí)便完成了一個(gè)Write leveling過(guò)程;同時(shí)在Leveling 過(guò)程中，DQS-DQS#從控制器端輸出，所以在DDR3 SDRAM 側必須進(jìn)行端接;同理，DQ 線(xiàn)由DDR3 SDRAM顆粒側輸出，在控制器端必須進(jìn)行端接;

需要注意的是，并不是所有的DDR3控制器都支持write leveling功能，所以也意味著(zhù)不能使用Fly_by拓撲結構，通常這樣的主控芯片會(huì )有類(lèi)似以下的描述：

DBI功能與POD電平

DBI的全稱(chēng)是Data Bus Inversion數據總線(xiàn)反轉/倒置，它與POD電平密不可分，它們也是DDR4區別于DDR3的主要技術(shù)突破。

POD電平的全稱(chēng)是Pseudo Open-Drain 偽漏極開(kāi)路，其與DDR3對比簡(jiǎn)單的示例電路如下圖十所示。

圖十 POD示意電路

從中可以看到，當驅動(dòng)端的上拉電路導通，電路處于高電平時(shí)(也即傳輸的是“1”)，此時(shí)兩端電勢差均等，相當于回路上沒(méi)有電流流過(guò)，但數據“1”還是照樣被傳輸，這樣的設計減少了功率消耗。