DDR硬件設計要點(diǎn)都在這里

　　DDR硬件設計要點(diǎn)

　　1. 電源 DDR的電源可以分為三類(lèi)：

　　a主電源VDD和VDDQ，主電源的要求是VDDQ=VDD，VDDQ是給IO buffer供電的電源，VDD是給但是一般的使用中都是把VDDQ和VDD合成一個(gè)電源使用。

　　有的芯片還有VDDL，是給DLL供電的，也和VDD使用同一電源即可。電源設計時(shí)，需要考慮電壓，電流是否滿(mǎn)足要求，電源的上電順序和電源的上電時(shí)間，單調性等。電源電壓的要求一般在±5%以?xún)?。電流需要根據使用的不同芯片，及芯片個(gè)數等進(jìn)行計算。由于DDR的電流一般都比較大，所以PCB設計時(shí)，如果有一個(gè)完整的電源平面鋪到管腳上，是最理想的狀態(tài)，并且在電源入口加大電容儲能，每個(gè)管腳上加一個(gè)100nF~10nF的小電容濾波。

　　b參考電源Vref，參考電源Vref要求跟隨VDDQ，并且Vref=VDDQ/2，所以可以使用電源芯片提供，也可以采用電阻分壓的方式得到。由于Vref一般電流較小，在幾個(gè)mA~幾十mA的數量級，所以用電阻分壓的方式，即節約成本，又能在布局上比較靈活，放置的離Vref管腳比較近，緊密的跟隨VDDQ電壓，所以建議使用此種方式。需要注意分壓用的電阻在100~10K均可，需要使用1%精度的電阻。 Vref參考電壓的每個(gè)管腳上需要加10nF的點(diǎn)容濾波，并且每個(gè)分壓電阻上也并聯(lián)一個(gè)電容較好。

　　C、用于匹配的電壓VTT(Tracking Termination Voltage)

　　VTT為匹配電阻上拉到的電源，VTT=VDDQ/2。DDR的設計中，根據拓撲結構的不同，有的設計使用不到VTT，如控制器帶的DDR器件比較少的情況下。如果使用VTT，則VTT的電流要求是比較大的，所以需要走線(xiàn)使用銅皮鋪過(guò)去。并且VTT要求電源即可以吸電流，又可以灌電流才可以。一般情況下可以使用專(zhuān)門(mén)為DDR設計的產(chǎn)生VTT的電源芯片來(lái)滿(mǎn)足要求。

　　而且，每個(gè)拉到VTT的電阻旁一般放一個(gè)10Nf~100nF的電容，整個(gè)VTT電路上需要有uF級大電容進(jìn)行儲能。

　　在華為的設計中，在使用DDR顆粒的情況下，已經(jīng)基本全部不使用VTT電源，全部采用電阻上下拉的戴維南匹配，只有在使用內存條的情況下才使用VTT電源。

　　一般情況下，DDR的數據線(xiàn)都是一驅一的拓撲結構，且DDR2和DDR3內部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到較好的信號質(zhì)量。DDR2的地址和控制信號線(xiàn)如果是多負載的情況下，會(huì )有一驅多，并且內部沒(méi)有ODT，其拓撲結構為走T型的結構，所以常常需要使用VTT進(jìn)行信號質(zhì)量的匹配控制。DDR3可以采用Fly-by方式走線(xiàn)：

　　一個(gè)DDR3設計案例，來(lái)分析對比采用高阻抗負載走線(xiàn)和采用主線(xiàn)和負載走線(xiàn)同阻抗兩種情況的差異。

　　如上圖，Case1采用的是從內層控制器到各個(gè)SDRAM均為50ohm的阻抗設計。Case2則采用了主線(xiàn)40ohm,負載線(xiàn)60ohm的設計。對此通過(guò)仿真工具進(jìn)行對比分析。

　　從以上仿真波形可以看出，使用較高阻抗負載走線(xiàn)的Case2在信號質(zhì)量上明顯優(yōu)于分支主線(xiàn)都采用同一種阻抗的Case1設計。而且對靠近驅動(dòng)端的負載影響最大，遠離驅動(dòng)端的最末端的負載影響較小。這個(gè)正是前面所分析到的，負載的分布電容導致了負載線(xiàn)部分的阻抗降低，如果采用主線(xiàn)和負載線(xiàn)同阻抗設計，反而導致了阻抗不連續的發(fā)生。把負載走線(xiàn)設計為較高的阻抗，用于平衡負載引入的分布電容，從而可以達到整條走線(xiàn)阻抗平衡的目的。

　　通過(guò)提高負載走線(xiàn)阻抗來(lái)平衡負載電容的做法，其實(shí)在以往的菊花鏈設計中是經(jīng)常用到的方法。DDR3稱(chēng)這種拓撲為fly-by，其實(shí)是有一定的含義的，意在強調負載stub走線(xiàn)足夠的短。

　　2. 時(shí)鐘

　　DDR的時(shí)鐘為差分走線(xiàn)，一般使用終端并聯(lián)100歐姆的匹配方式，差分走線(xiàn)差分對控制阻抗為100ohm，單端線(xiàn)50ohm。需要注意的是，差分線(xiàn)也可以使用串聯(lián)匹配，使用串聯(lián)匹配的好處是可以控制差分信號的上升沿緩度，對EMI可能會(huì )有一定的作用。

　　3. 數據和DQS

　　DQS信號相當于數據信號的參考時(shí)鐘，它在走線(xiàn)時(shí)需要保持和CLK信號保持等長(cháng)。DQS在DDR2以下為單端信號，DDR2可作為差分信號，也可做單端，做單端時(shí)需要將DQS-接地，而DDR3為差分信號，需要走線(xiàn)100ohm差分線(xiàn)。由于內部有ODT，所以DQS不需要終端并聯(lián)100ohm電阻。每8bit數據信號對應一組DQS信號。

　　DQS信號在走線(xiàn)時(shí)需要與同組的DQS信號保持等長(cháng)，控制單端50ohm的阻抗。在寫(xiě)數據時(shí),DQ和DQS的中間對齊，在讀數據時(shí)，DQ和DQS的邊沿對齊。DQ信號多為一驅一，并且DDR2和DDR3有內部的ODT匹配，所以一般在進(jìn)行串聯(lián)匹配就可以了。

　　4. 地址和控制

　　地址和控制信號速度沒(méi)有DQ的速度快，以時(shí)鐘的上升沿為依據采樣，所以需要與時(shí)鐘走線(xiàn)保持等長(cháng)。但如果使用多片DDR時(shí)，地址和控制信號為一驅多的關(guān)系，需要注意匹配方式是否適合。

　　5. PCB布局注意事項

　　PCB布局時(shí)，需要把DDR顆粒盡量靠近DDR控制器放置。每個(gè)電源管腳需要放置一個(gè)濾波電容，整個(gè)電源上需要有10uF以上大電容放在電源入口的位置上。電源最好使用獨立的層鋪到管腳上去。串聯(lián)匹配的電阻最好放在源端，如果是雙向信號，那么要統一放在同一端。如果是一驅多的DDR匹配結構，VTT上拉電阻需要放在最遠端，注意芯片的排布需要平衡。下圖是幾種DDR的拓撲結構，首先，一驅二的情況下分為樹(shù)狀結構，菊花鏈和Fly-by結構，Fly-by是一種STUB很小的菊花鏈結構。DDR2和DDR3走菊花鏈結構都是比較適合的。走樹(shù)狀結構可以把兩片芯片貼在PCB的正反兩面，對貼減小分叉的長(cháng)度。一驅多的DDR拓撲結構比較復雜，需要仔細進(jìn)行仿真。

　　6. PCB布線(xiàn)注意事項

　　PCB布線(xiàn)時(shí)，單端走線(xiàn)走50ohm，差分走線(xiàn)走100ohm阻抗。

　　注意控制差分線(xiàn)等長(cháng)±10mil以?xún)?，同組走線(xiàn)根據速度的要求也有不同，一般為±50mil。

　　控制和地址線(xiàn)及DQS線(xiàn)和時(shí)鐘等長(cháng)，DQ數據線(xiàn)和同組的DQS線(xiàn)等長(cháng)。

　　注意時(shí)鐘及DQS和其他的信號要分開(kāi)3W以上距離。

　　組間信號也要拉開(kāi)至少3W寬的距離。

　　同一組信號最好在同一層布線(xiàn)。

　　盡量減少過(guò)孔的數目。

　　7. EMI問(wèn)題

　　DDR由于其速度快，訪(fǎng)問(wèn)頻繁，所以在許多設計中需要考慮其對外的干擾性，在設計時(shí)需要注意一下幾點(diǎn)

　　原理有性能指標要求的，易受干擾的電路模塊和信號，如模擬信號，射頻信號，時(shí)鐘信號等，防止DDR對其干擾，影響指標。

　　DDR的電源和不要與其他易受干擾的電源模塊使用同一電源，如必須使用同一電源，要注意使用電感、磁珠或電容進(jìn)行濾波隔離處理。

　　在時(shí)鐘及DQS信號線(xiàn)上，預留一些可以增加的串聯(lián)電阻和并聯(lián)電容的位置，在EMI超出標準時(shí)，在信號完整性允許的范圍內增大串聯(lián)電阻或對地電容，使其信號上升延變緩，減少對外的輻射。

　　進(jìn)行屏蔽處理，使用金屬外殼的屏蔽結構，屏蔽對外輻射。

　　注意保持地的完整性。

　　8. 測試方法

　　注意示波器的探頭和示波器本身的帶寬能夠滿(mǎn)足測試要求。

　　測試點(diǎn)的選擇要注意選到盡量靠近信號的接受端。

　　由于DDR信令比較復雜，因此為了能快速測試、調試和解決信號上的問(wèn)題，我們希望能簡(jiǎn)單地分離讀/寫(xiě)比特。此時(shí)，最常用的是通過(guò)眼圖分析來(lái)幫助檢查DDR信號是否滿(mǎn)足電壓、定時(shí)和抖動(dòng)方面的要求。

　　觸發(fā)模式的設置有幾種，首先可以利用前導寬度觸發(fā)器分離讀/寫(xiě)信號。根據JEDEC規范，讀前導的寬度為0.9到1.1個(gè)時(shí)鐘周期，而寫(xiě)前導的寬度規定為大于0.35個(gè)時(shí)鐘周期，沒(méi)有上限。第二種觸發(fā)方式是利用更大的信號幅度觸發(fā)方法分離讀/寫(xiě)信號。通常，讀/寫(xiě)信號的信號幅度是不同的，因此我們可以通過(guò)在更大的信號幅度上觸發(fā)示波器來(lái)實(shí)現兩者的分離。

　　測試中要注意信號的幅度，時(shí)鐘的頻率，差分時(shí)鐘的交叉點(diǎn)，上升沿是否單調，過(guò)沖等。

　　時(shí)序中最重要，最需要注意的就是建立時(shí)間和保持時(shí)間。