同步數據轉換器陣列的采樣時(shí)鐘

摘要

在各種應用中(從通信基礎設施到儀器儀表)，對系統帶寬和分辨率的更高要求促進(jìn)了將多個(gè)數據轉換器以陣列形式連接的需求。設計人員必須找到低噪聲、高精度解決方案，才能為使用普通JESD204B串行數據轉換器接口的大型數據轉換器陣列提供時(shí)鐘和同步。

時(shí)鐘生成器件包含抖動(dòng)衰減功能、內部VCO以及各種輸出和很多同步管理功能，現已問(wèn)世，它能解決這個(gè)系統問(wèn)題。然而，在很多實(shí)際應用中，數據轉換器陣列所需的大量時(shí)鐘已經(jīng)超出了單個(gè)IC元件所能提供的極限。設計人員經(jīng)常試圖連接多個(gè)時(shí)鐘生成和時(shí)鐘分配元件，從而創(chuàng )建豐富的時(shí)鐘樹(shù)。

本文提供一個(gè)關(guān)于如何構建靈活可編程時(shí)鐘擴展網(wǎng)絡(luò )的真實(shí)案例，它不僅具有出色的相位噪聲/抖動(dòng)性能，還可將所需的同步信息從時(shí)鐘樹(shù)的第一個(gè)器件傳遞至最后一個(gè)器件，同時(shí)提供確定性控制。

簡(jiǎn)介

無(wú)線(xiàn)通信系統從3G到4G和LTE(以及5G，目前正在規范討論階段)的演進(jìn)是推動(dòng)高速數據轉換和同步的關(guān)鍵技術(shù)因素。在蜂窩基站應用中，多種因素共同作用，提高了數據帶寬要求。主要的因素是，訂閱數量的增加導致對更為豐富的多媒體內容的需求，以及對于使用全球蜂窩基礎設施的機器間通信的新應用需求。其結果是，設計人員尋求全新的創(chuàng )新型RF收發(fā)器架構，這種架構具有更高的通道數，使用諸如有源天線(xiàn)設計、大規模MIMO和高級波束成形等技術(shù)。具有大量輸入和輸出的系統利用多條傳輸路徑，需要大量的ADC和DAC元件。數據轉換要求擴大后，采樣時(shí)鐘生成和同步就成了很大的設計挑戰。在復雜系統中，所需的時(shí)鐘信號數量可以輕松從幾個(gè)增加到上百個(gè)，如圖1所示。

JESD204B標準定義了串行數據接口，可用來(lái)減少寬帶數據轉換器和其他系統IC之間的數據輸入/輸出數量。數據I/O數量的下降解決了高速、高位數數據轉換器的互連問(wèn)題。以更少的互連提供寬帶數據轉換器的能力簡(jiǎn)化了PCB布局布線(xiàn)，并實(shí)現更小的尺寸，且不降低整體系統性能。這些改進(jìn)對于克服大部分應用中的系統尺寸和成本限制非常重要，包括無(wú)線(xiàn)基礎設施、便攜式儀器儀表、軍事應用和醫療超聲設備。

圖1.帶時(shí)鐘樹(shù)的數據轉換器系統

系統級考慮因素

在含有大型數據轉換器陣列的復雜系統中，處理更大的數據量要求從天線(xiàn)到處理單元具有高SNR(信噪比)。從時(shí)鐘角度來(lái)講，SNR受限于采樣時(shí)鐘的相位噪聲。較差的相位噪聲性能會(huì )造成抖動(dòng)并增加EVM(誤差矢量幅度)，從而嚴重降低SNR，影響系統性能。一般而言，時(shí)鐘信號質(zhì)量用抖動(dòng)來(lái)表示，其定義為目標帶寬內的相位噪聲積分。通常，相位噪聲積分限值為幾十kHz到幾十MHz。然而，寬帶噪聲同樣很重要，因為較高的時(shí)鐘信號噪底同樣會(huì )影響系統SNR。較差的采樣時(shí)鐘還可能含有雜散信號內容，會(huì )降低SFDR(無(wú)雜散動(dòng)態(tài)范圍)。最終，考慮到占空比和上升/下降時(shí)間等參數，采樣時(shí)鐘質(zhì)量不應僅在頻率域中定義，還應在時(shí)間域中定義。

這些是采樣時(shí)鐘的基本系統要求。然而，在大型數據轉換器陣列中，當不同陣列的時(shí)鐘之間需要同步時(shí)，通道間偏斜便是一個(gè)關(guān)鍵要求。這類(lèi)系統的性能取決于同步數據陣列，因此對不同數據轉換器之間的偏斜很敏感。

功耗也是一個(gè)考慮因素。較高的功耗降低了系統效率，使溫度升高并增加冷卻成本和引線(xiàn)，且增加了潛在故障率。從商業(yè)角度出發(fā)，器件數和電路板空間同樣是很重要的，應加以控制。

時(shí)鐘樹(shù)結構

如前所述，在一個(gè)大規模系統中，單個(gè)時(shí)鐘IC通常沒(méi)有足夠的輸出來(lái)驅動(dòng)所有分支。時(shí)鐘樹(shù)拓撲也許可以克服這個(gè)問(wèn)題，且能同步多個(gè)器件、設備，或多個(gè)系統。圖2給出了一個(gè)時(shí)鐘樹(shù)拓撲框圖。注意，樹(shù)形結構的每一級都有延遲成分，由固定部分和不確定部分組成。

這些延遲可能受外界因素的影響，比如電壓和溫度變化，以及特定器件工藝變化。這種不精確性會(huì )疊加，可能導致ADC和DAC無(wú)法忍受的時(shí)序偏差，而高頻時(shí)需要對其時(shí)鐘信號進(jìn)行同步?，F代系統所要求的高工作頻率意味著(zhù)苛刻的建立和保持時(shí)間。雖然固定延遲可以通過(guò)其它方面加以補償，但不確定性延遲卻無(wú)法在系統中補償。因此，設計人員的目標便是通過(guò)某種方式控制不確定性延遲，最小化甚至完全消除其影響。

圖2.時(shí)鐘樹(shù)框圖

除這些限制外，樹(shù)形結構應當是靈活的，以便根據系統需要增加分支數量，并輕松控制它們。

實(shí)現時(shí)鐘對齊和通道偏斜最小化目標的常見(jiàn)做法是使用確定性——也就是說(shuō)，重復用于所有器件和所有上電時(shí)序。在JESD204B系統中，需要對齊本地多幀時(shí)鐘(LMFC)，以實(shí)現確定性延遲。接口通過(guò)子類(lèi)1 (SYSREF)或子類(lèi)2 (SYNC)定義調用發(fā)送和接收器件的LMFC復位與對齊。系統中的不確定性延遲使得在1個(gè)LFMC周期內實(shí)現LMFC的對齊變得更為困難。因此，前文提到的帶高精度對齊功能的時(shí)鐘樹(shù)結構可以幫助系統設計人員滿(mǎn)足LMFC對齊要求。

此外，設計人員還需確保在每一個(gè)數據轉換器輸入端觀(guān)察到相對于器件時(shí)鐘而言可以接受的SYSREF信號建立和保持時(shí)間。如果設計中使用了單時(shí)鐘芯片，則滿(mǎn)足建立和保持時(shí)間要求直接保證了具有適當的時(shí)序裕量，而在基于簡(jiǎn)單時(shí)鐘緩沖器的多器件時(shí)鐘樹(shù)結構中，控制建立和保持時(shí)間的難度更大。建議的時(shí)鐘樹(shù)結構具有不同層級之間的確定性同步，有助于滿(mǎn)足所有層級的全部SYSREF/器件時(shí)鐘對建立/保持時(shí)序的要求。這種時(shí)鐘樹(shù)結構可以滿(mǎn)足同步限制，并在不同層級之間實(shí)現每一個(gè)數據轉換器高速器件時(shí)鐘的相位對齊。

時(shí)鐘樹(shù)設計

圖3顯示了一個(gè)四級時(shí)鐘樹(shù)示例，它采用了一個(gè)主時(shí)鐘生成器件(HMC7044)和三級扇出緩沖器(HMC7043)來(lái)創(chuàng )建多個(gè)同步時(shí)鐘，用于采樣板。

使用一個(gè)HMC7044器件作為時(shí)鐘樹(shù)的根;它是一個(gè)14路輸出時(shí)鐘生成器，抖動(dòng)衰減支持JESD204B同步。HMC7043器件——14路輸出扇出緩沖器——用于每一級分支。這些器件完全兼容，它們的編程特性非常相似，因而可以很方便地進(jìn)行器件匹配以及增加或減少時(shí)鐘分配級，提升了系統的靈活性。

在時(shí)鐘樹(shù)的每一級，各輸出之間也許可以實(shí)現同步。在本系統中，HMC7044的輸出可以通過(guò)SPI命令(或者使用更精確的SYNC脈沖)進(jìn)行相位對齊。該命令將復位HMC7044的通用SYSREF定時(shí)器，它控制所有時(shí)鐘的輸出分頻器。所有輸出時(shí)鐘分頻器均通過(guò)SYSREF定時(shí)器命令同步對齊。SYNC命令到SYSREF定時(shí)器的延遲，以及開(kāi)啟和關(guān)斷時(shí)間之間的延遲非常明確，并提供輸出之間具有確定性延遲的同步。此外，可以編程任意輸出，生成確定數量的脈沖，用作系統中的SYSREF脈沖。

時(shí)鐘分配器件HMC7043還含有非常相似的SYSREF定時(shí)器結構。該器件利用RFSYNC信號來(lái)實(shí)現對齊。RFSYNC脈沖將啟動(dòng)與HMC7044的SYNC信號相同的過(guò)程，并且所有輸出都將以高精度同步。同樣，輸出可以設為脈沖模式，用作SYSREF脈沖。

建議的時(shí)鐘樹(shù)結構基本使用SYSREF信號作為HMC7043的下一級RFSYNC信號，同時(shí)在每一級的輸出端保持相位對齊。通過(guò)仔細的架構設計，所有這些時(shí)序信號都可以是確定性的，從而具有嚴格的偏斜控制。此外，每個(gè)器件都包含一個(gè)模擬延遲結構，因此輸出之間的任何偏斜差異或任何線(xiàn)路長(cháng)度的不相等都可以在源頭進(jìn)行補償。

圖3.四級時(shí)鐘樹(shù)示例

對于RF系統中的復雜數據轉換器陣列而言，可能需要使用不同的頻率，因為ADC、DAC、FPGA、本振和混頻器可能采用不同頻率的時(shí)鐘信號。HMC7044和HMC7043都集成了分頻器，可生成多種頻率的信號。另外，HMC7044具有雙PLL結構，集成VCO，無(wú)需額外元件即可生成高頻時(shí)鐘。

常見(jiàn)通信系統的額外復雜性在于，大部分RF前端元件依賴(lài)串行接口連接到發(fā)送/接收模塊，要求數據和時(shí)鐘通過(guò)數字處理器或FPGA來(lái)嵌入/消除。這個(gè)過(guò)程通常會(huì )產(chǎn)生干擾基準時(shí)鐘抖動(dòng)，要求在較大的RF時(shí)鐘生成和分配器件中集成抖動(dòng)衰減能力，比如HMC7044。

用于數據轉換器陣列的緊湊型解決方案如圖4所示。

圖4.四級時(shí)鐘樹(shù)的緊湊型解決方案

測試結果

圖5顯示了所有輸出之間的偏斜。黃線(xiàn)和青線(xiàn)信號是脈沖SYSREF信號和第4級輸出的連續時(shí)鐘信號，它們無(wú)需額外的延遲調節即可同步。藍線(xiàn)信號是HMC7044的連續SYSREF信號，它通過(guò)模擬延遲功能與第4級輸出同步。本例中的總偏斜低于16 ps。

圖5.四級輸出的時(shí)間域響應

四級時(shí)鐘樹(shù)的相位噪聲性能如圖6所示。時(shí)鐘發(fā)生器的相位噪聲同樣以淺藍色線(xiàn)表示?？傁辔辉肼曉诟哌_2 MHz失調范圍內無(wú)下降。給定每一級的加性噪聲(加性抖動(dòng))，則噪底性能不可避免地會(huì )下降，且在圖中的這一部分可以看出噪聲增加了6 dB。HMC7044和HMC7043具有相同的輸出噪底(約為–154 dBc/Hz)，并且全部四個(gè)器件的噪聲下降至–148 dBc/Hz，這對于大多數系統而言仍然可以接受。

2457.6 MHz時(shí)，12 kHz到20 MHz的積分噪聲計算得到52.7 fs抖動(dòng)rms，相對于HMC7044輸出僅下降了數fs rms。在幾乎所有的實(shí)際系統中，這種性能下降是可以忍受的;但是如果不能接受的話(huà)，那么最終級可以用HMC7044來(lái)代替(而不是HMC7043)，它可以衰減時(shí)鐘樹(shù)本身的一切累積抖動(dòng)。

圖6.四級輸出的時(shí)間域響應

如前所述，在大量使用數據轉換器的系統中，功耗是最關(guān)鍵的問(wèn)題之一。影響這類(lèi)時(shí)鐘樹(shù)功耗的一個(gè)重要因素是使用的信號類(lèi)型。HMC7044和HMC7043的輸出信號模式可以通過(guò)軟件控制單獨更改，從而提供了功耗與驅動(dòng)強度及頻率之間的權衡選擇。原則上，低頻時(shí)可以使用低功耗LVDS，而高頻時(shí)使用LVPECL和CML可以實(shí)現最佳性能。

結論

本文中的討論適用于采用分布式大型數據轉換器陣列的各種不同系統，范圍涉及無(wú)線(xiàn)基礎設施、軍用雷達以及測試與測量系統。最近5G通信系統提出的更高頻率和帶寬調制方案的基礎是多RF輸入/輸出接口的當前趨勢，需要更多的數據轉換通道。此外，在某些最新的5G架構方案中，相位陣列天線(xiàn)出現的頻率很高，它是降低功耗、提升輸出容量的一種途徑。

相位陣列技術(shù)廣泛用于軍事通信系統中，這項技術(shù)不僅需要大量時(shí)鐘，還需要對這些時(shí)鐘進(jìn)行精確同步。

大型數據轉換器陣列的另一個(gè)重要使用場(chǎng)景是測試與測量系統，這類(lèi)系統要求以高采樣速率捕獲大量數據、引入的噪聲盡可能低，并要求同步處理。這些系統同樣需要大量的同步時(shí)鐘。類(lèi)似地，在高級醫療成像系統中，數據處理吞吐速率非常高，且要求并行數據采集路徑能同步操作。

正如本文所指出的，IC公司正在推出創(chuàng )新和實(shí)用的解決方案，以便實(shí)現這些高級設計。HMC7044和HMC7043等元件的設計考慮到了系統挑戰，它們旨在構建高性能和靈活的時(shí)鐘樹(shù)，同時(shí)在多級時(shí)鐘擴展中保持確定性相位精度。