交錯式ADC的基礎知識

　　作者：ADI美國工程師 Jonathan Harris

　　在目前很多細分市場(chǎng)上，除了JESD204B標準定義外，還需多少額外帶寬？對于這個(gè)問(wèn)題，更為復雜的答案始終圍繞著(zhù)交錯式ADC展開(kāi)。若ADC為交錯式，則兩個(gè)或兩個(gè)以上具有定義時(shí)鐘關(guān)系的ADC用來(lái)同步采樣輸入信號，并產(chǎn)生組合輸出信號，使得采樣帶寬為單個(gè)ADC帶寬的數倍。

　　交錯式ADC無(wú)疑是推動(dòng)接口實(shí)現更高效率的因素之一，能為系統設計人員提供多種優(yōu)勢。然而，隨著(zhù)轉換器帶寬的增加，需在FPGA或ASIC中處理的數據量也變得非常龐大。必須找到一種有效的方法，處理來(lái)自轉換器的那么多數據。若采樣速率達到千兆樣本級別，那么在轉換器中繼續使用LVDS接口將是非常不實(shí)際的。因此，JESD204B是將大量數據從轉換器傳輸至FPGA或ASIC的有效途徑。

　　交錯式ADC具有十分廣闊的應用空間。在通信基礎設施中，存在著(zhù)一種推動(dòng)因素，使ADC的采樣速率不斷提高，以便在諸如DPD（數字預失真）等線(xiàn)性化技術(shù)中支持多頻段、多載波無(wú)線(xiàn)電，同時(shí)滿(mǎn)足更寬的帶寬要求。 在軍事和航空航天領(lǐng)域，采樣速率更高的ADC可讓多功能系統用于通信、電子監控和雷達等多種應用中。工業(yè)儀器儀表應用中始終需求采樣速率更高的ADC，以便精確測量速度更高的信號。

　　首先，工程師需要對交錯式ADC有一定的了解。利用m個(gè)ADC可讓有效采樣速率增加m倍。為簡(jiǎn)便起見(jiàn)并易于理解，在本文中重點(diǎn)考察兩個(gè)ADC的情況。這種情況下，如果兩個(gè)ADC的每一個(gè)采樣速率均為fS且呈交錯式，則最終采樣速率為2fS。這兩個(gè)ADC必須具有時(shí)鐘相位關(guān)系，才能正確交錯。時(shí)鐘相位關(guān)系由等式1給出，其中：n是某個(gè)特定的ADC，m是ADC總數。

　　舉例而言，兩個(gè)ADC采樣速率均為250MSPS且呈交錯式，因此采樣速率為500MSPS。此時(shí)，等式1可用來(lái)推導出兩個(gè)ADC的時(shí)鐘相位關(guān)系，如等式2和等式3。

　　弧度 =

　　注意，如果已知時(shí)鐘相位關(guān)系，便可檢查樣本結構。圖1以圖形說(shuō)明時(shí)鐘相位關(guān)系，以及兩個(gè)250MSPS交錯式ADC的樣本結構。

　　圖1 兩個(gè)交錯式250MSPS ADC – 基本原理圖

　　注意180°時(shí)鐘相位關(guān)系，以及樣本是如何交錯的。輸入波形也可由兩個(gè)ADC進(jìn)行采樣。此時(shí)，采用經(jīng)過(guò)2分頻的500MHz時(shí)鐘輸入，便可實(shí)現交錯。分頻器負責將所需的時(shí)鐘相位發(fā)送至每一個(gè)ADC。

　　此概念還可以另一種方式表達，如圖2所示。

　　圖2 兩個(gè)交錯式ADC – 時(shí)鐘與采樣

　　通過(guò)將這兩個(gè)250MSPS ADC以交錯方式組合，采樣速率便能增加至500MSPS。這樣可以使轉換器的奈奎斯特區從125MHz擴展到250MHz，從而工作時(shí)的可用帶寬倍增。工作帶寬的增加可以帶來(lái)很多好處。無(wú)線(xiàn)電系統可以增加其支持的頻段數；雷達系統可以增加空間分辨率；而測量設備可以具有更高的模擬輸入帶寬。