工程師談FPGA時(shí)序約束七步法

　　從最近一段時(shí)間工作和學(xué)習的成果中，我總結了如下幾種進(jìn)行時(shí)序約束的方法。按照從易到難的順序排列如下：

　　0. 核心頻率約束

　　這是最基本的，所以標號為0。

　　1. 核心頻率約束+時(shí)序例外約束

　　時(shí)序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時(shí)序約束。如果僅有這些約束的話(huà)，說(shuō)明設計者的思路還局限在FPGA芯片內部。

　　2. 核心頻率約束+時(shí)序例外約束+I/O約束

　　I/O約束包括引腳分配位置、空閑引腳驅動(dòng)方式、外部走線(xiàn)延時(shí)（InputDelay、OutputDelay）、上下拉電阻、驅動(dòng)電流強度等。加入I/O約束后的時(shí)序約束，才是完整的時(shí)序約束。FPGA作為PCB上的一個(gè)器件，是整個(gè)PCB系統時(shí)序收斂的一部分。FPGA作為PCB設計的一部分，是需要PCB設計工程師像對待所有COTS器件一樣，閱讀并分析其I/O Timing Diagram的。FPGA不同于COTS器件之處在于，其I/O Timing是可以在設計后期在一定范圍內調整的；雖然如此，最好還是在PCB設計前期給與充分的考慮并歸入設計文檔。 riple

　　正因為FPGA的I/O Timing會(huì )在設計期間發(fā)生變化，所以準確地對其進(jìn)行約束是保證設計穩定可控的重要因素。許多在FPGA重新編譯后，FPGA對外部器件的操作出現不穩定的問(wèn)題都有可能是由此引起的。

　　3. 核心頻率約束+時(shí)序例外約束+I/O約束+Post-fit Netlist

　　引入Post-fit Netlist的過(guò)程是從一次成功的時(shí)序收斂結果開(kāi)始，把特定的一組邏輯（Design Partition）在FPGA上實(shí)現的布局位置和布線(xiàn)結果（Netlist）固定下來(lái)，保證這一布局布線(xiàn)結果可以在新的編譯中重現，相應地，這一組邏輯的時(shí)序收斂結果也就得到了保證。這個(gè)部分保留上一次編譯結果的過(guò)程就是Incremental Compilation，保留的網(wǎng)表類(lèi)型和保留的程度都可以設置，而不僅僅局限于Post-fit Netlist，從而獲得相應的保留力度和優(yōu)化效果。由于有了EDA工具的有力支持，雖然是精確到門(mén)級的細粒度約束，設計者只須進(jìn)行一系列設置操作即可，不需要關(guān)心布局和布線(xiàn)的具體信息。由于精確到門(mén)級的約束內容過(guò)于繁多，在qsf文件中保存不下，得到保留的網(wǎng)表可以以Partial Netlist的形式輸出到一個(gè)單獨的文件qxp中，配和qsf文件中的粗略配置信息一起完成增量編譯。

　　4. 核心頻率約束+時(shí)序例外約束+I/O約束+LogicLock

　　LogicLock是在FPGA器件底層進(jìn)行的布局約束。LogicLock的約束是粗粒度的，只規定設計頂層模塊或子模塊可以調整的布局位置和大?。↙ogicLock Regions）。成功的LogicLock需要設計者對可能的時(shí)序收斂目標作出預計，考慮特定邏輯資源（引腳、存儲器、DSP）與LogicLock Region的位置關(guān)系對時(shí)序的影響，并可以參考上一次時(shí)序成功收斂的結果。這一權衡和規劃FPGA底層物理布局的過(guò)程就是FloorPlanning。LogicLock給了設計者對布局位置和范圍更多的控制權，可以有效地向EDA工具傳遞設計者的設計意圖，避免EDA工具由于缺乏布局優(yōu)先級信息而盲目?jì)?yōu)化非關(guān)鍵路徑。由于模塊在每一次編譯中的布局位置變化被限定在了最優(yōu)的固定范圍內，時(shí)序收斂結果的可重現性也就更高。由于其粗粒度特性，LogicLock的約束信息并不很多，可以在qsf文件中得到保留。

　　需要注意的是，方法3和4經(jīng)?？梢曰旌鲜褂?，即針對FloorPlanning指定的LogicLock Region，把它作為一個(gè)Design Partition進(jìn)行Incremental Compilation。這是造成上述兩種方法容易混淆的原因。

　　5. 核心頻率約束+時(shí)序例外約束+I/O約束+寄存器布局約束

　　寄存器布局約束是精確到寄存器或LE一級的細粒度布局約束。設計者通過(guò)對設計施加精準的控制來(lái)獲得可靠的時(shí)序收斂結果。對設計中的每一個(gè)寄存器手工進(jìn)行布局位置約束并保證時(shí)序收斂是一項浩大的工程，這標志著(zhù)設計者能夠完全控制設計的物理實(shí)現。這是一個(gè)理想目標，是不可能在有限的時(shí)間內完成的。通常的做法是設計者對設計的局部進(jìn)行寄存器布局約束并通過(guò)實(shí)際運行布局布線(xiàn)工具來(lái)獲得時(shí)序收斂的信息，通過(guò)數次迭代逼近預期的時(shí)序目標。 riple

　　不久前我看到過(guò)一個(gè)這樣的設計：一個(gè)子模塊的每一個(gè)寄存器都得到了具體的布局位置約束。該模塊的時(shí)序收斂也就相應地在每一次重新編譯的過(guò)程中得到了保證。經(jīng)過(guò)分析，這一子模塊的設計和約束最初是在原理圖中進(jìn)行的，在達到時(shí)序收斂目標后該設計被轉換為HDL語(yǔ)言描述，相應的約束也保存到了配置文件中。

　　6. 核心頻率約束+時(shí)序例外約束+I/O約束+特定路徑延時(shí)約束

　　好的時(shí)序約束應該是“引導型”的，而不應該是“強制型”的。通過(guò)給出設計中關(guān)鍵路徑的時(shí)序延遲范圍，把具體而微的工作留給EDA工具在該約束的限定范圍內自由實(shí)現。這也是一個(gè)理想目標，需要設計者對每一條時(shí)序路徑都做到心中有數，需要設計者分清哪些路徑是可以通過(guò)核心頻率和簡(jiǎn)單的時(shí)序例外約束就可以收斂的，哪些路徑是必須制定MaxDelay和MinDelay的，一條也不能遺漏，并且還需要EDA工具“善解人意”的有力支持。設定路徑延時(shí)約束就是間接地設定布局布線(xiàn)約束，但是比上述3、4、5的方法更靈活，而且不失其準確性。通過(guò)時(shí)序約束而不是顯式的布局和網(wǎng)表約束來(lái)達到時(shí)序收斂才是時(shí)序約束的真諦。

　　記得有網(wǎng)友說(shuō)過(guò)“好的時(shí)序是設計出來(lái)的，不是約束出來(lái)的”，我一直把這句話(huà)作為自己進(jìn)行邏輯設計和時(shí)序約束的指導。好的約束必須以好的設計為前提。沒(méi)有好的設計，在約束上下再大的功夫也是沒(méi)有意義的。不過(guò)，通過(guò)正確的約束也可以檢查設計的優(yōu)劣，通過(guò)時(shí)序分析報告可以檢查出設計上時(shí)序考慮不周的地方，從而加以修改。通過(guò)幾次“分析—修改—分析”的迭代也可以達到完善設計的目標。應該說(shuō)，設計是約束的根本，約束是設計的保證，二者是相輔相成的關(guān)系。