(多圖) PCB設計：如何減少錯誤并提高效率

電路板設計是一項關(guān)鍵而又耗時(shí)的任務(wù)，出現任何問(wèn)題都需要工程師逐個(gè)網(wǎng)絡(luò )逐個(gè)元件地檢查整個(gè)設計?？梢哉f(shuō)電路板設計要求的細心程度不亞于芯片設計。下面我們一起來(lái)探討在PCB設計時(shí)如何減少錯誤并提高效率？

本文引用地址：http://dyxdggzs.com/article/201710/366151.htm
典型的電路板設計流程由以下步驟組成：

前面三個(gè)步驟花的時(shí)間最多，因為原理圖檢查是一個(gè)手工過(guò)程。想像一個(gè)具有1000條甚至更多連線(xiàn)的SoC電路板。人工檢查每一根連線(xiàn)是冗長(cháng)乏味的一項任務(wù)。事實(shí)上，檢查每根連線(xiàn)幾乎是不可能的，因而會(huì )導致最終電路板出問(wèn)題，比如錯誤的連線(xiàn)、懸浮節點(diǎn)等。

原理圖捕獲階段一般會(huì )面臨以下幾類(lèi)問(wèn)題：

● 下劃線(xiàn)錯誤：比如APLLVDD和APLL_VDD

● 大小寫(xiě)問(wèn)題：比如VDDE和vdde

● 拼寫(xiě)錯誤

● 信號短路問(wèn)題

● ……還有許多

為了避免這些錯誤，應該有種方法能夠在幾秒的時(shí)間內檢查完整個(gè)原理圖。這個(gè)方法可以用原理圖仿真來(lái)實(shí)現，而原理圖仿真在目前的電路板設計流程中還很少見(jiàn)到。通過(guò)原理圖仿真可以在要求的節點(diǎn)觀(guān)察最終輸出結果，因此它能自動(dòng)檢查所有連接問(wèn)題。

下面通過(guò)一個(gè)項目實(shí)例進(jìn)行解釋?？紤]電路板的一個(gè)典型框圖：

圖1 考慮電路板的一個(gè)典型框圖

在復雜的電路板設計中，連線(xiàn)數量可能達到數千條，而極少量的更改很可能浪費許多時(shí)間去檢查。

原理圖仿真不僅能節省設計時(shí)間，而且能提高電路板質(zhì)量，并且提高整個(gè)流程的效率。

一個(gè)典型的待測設備(DUT)具有以下一些信號：

圖2 典型的待測設備(DUT)具有的一些信號

待測設備在經(jīng)過(guò)某些預調整后會(huì )有各種各樣的信號，并且有各種模塊，如穩壓器、運放等，用于信號調整?？紤]通過(guò)穩壓器得到的一個(gè)供電信號例子：

穩壓器得到的一個(gè)供電信號例子

圖3：樣例電路板的原理圖。

為了驗證連接關(guān)系并執行整體檢查，使用了原理圖仿真。原理圖仿真由原理圖創(chuàng )建、測試平臺創(chuàng )建和仿真組成。

在測試平臺創(chuàng )建過(guò)程中，將有激勵信號給到必要的輸入端，然后在感興趣的信號點(diǎn)觀(guān)察輸出結果。

可以通過(guò)將探針連接到待觀(guān)察節點(diǎn)實(shí)現上述過(guò)程。節點(diǎn)電壓和波形可以指示原理圖有沒(méi)有錯誤。所有信號連接都會(huì )得到自動(dòng)檢查。

圖4：原理圖測試平臺和各個(gè)節點(diǎn)的仿真值。

讓我們看一下上面這張圖的一個(gè)局部，其中探測的節點(diǎn)和電壓清晰可見(jiàn)：

因此在仿真的幫助下，我們可以直接觀(guān)察結果，確認電路板原理圖是否正確。另外，通過(guò)仔細調節激勵信號或元件值還可以實(shí)現設計更改的調查。因此原理圖仿真可以節省電路板設計和檢查人員的大量時(shí)間，并且增加設計正確性的機會(huì )。來(lái)源：電子技術(shù)設計。