Verilog主要能力

下面列出的是 Verilog 硬件描述語(yǔ)言的主要能力：

* 基本邏輯門(mén)，例如 and 、 or 和 nand 等都內置在語(yǔ)言中。

* 用戶(hù)定義原語(yǔ)（ UDP ）創(chuàng )建的靈活性。用戶(hù)定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。

* 開(kāi)關(guān)級基本結構模型，例如 pmos 和 nmos 等也被內置在語(yǔ)言中。

* 提供顯式語(yǔ)言結構指定設計中的端口到端口的時(shí)延及路徑時(shí)延和設計的時(shí)序檢查。

* 可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式 — 使用過(guò)程化結構建模；數據流方式 — 使用連續賦值語(yǔ)句方式建模；結構化方式 — 使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。

* Verilog HDL 中有兩類(lèi)數據類(lèi)型：線(xiàn)網(wǎng)數據類(lèi)型和寄存器數據類(lèi)型。線(xiàn)網(wǎng)類(lèi)型表示構件間的物理連線(xiàn)，而寄存器類(lèi)型表示抽象的數據存儲元件。

* 能夠描述層次設計，可使用模塊實(shí)例結構描述任何層次。

* 設計的規?？梢允侨我獾?；語(yǔ)言不對設計的規模（大?。┦┘尤魏蜗拗?。

* Verilog HDL 不再是某些公司的專(zhuān)有語(yǔ)言而是 IEEE 標準。

* 人和機器都可閱讀 Verilog 語(yǔ)言，因此它可作為 EDA 的工具和設計者之間的交互語(yǔ)言。

* Verilog HDL 語(yǔ)言的描述能力能夠通過(guò)使用編程語(yǔ)言接口（ PLI ）機制進(jìn)一步擴展。 PLI 是允許外部函數訪(fǎng)問(wèn) Verilog 模塊內信息、允許設計者與模擬器交互的例程集合。

* 設計能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級、門(mén)級、寄存器傳送級（ RTL ）到算法級，包括進(jìn)程和隊列級。

* 能夠使用內置開(kāi)關(guān)級原語(yǔ)在開(kāi)關(guān)級對設計完整建模。

* 同一語(yǔ)言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。

* Verilog HDL 能夠監控模擬驗證的執行，即模擬驗證執行過(guò)程中設計的值能夠被監控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。

* 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進(jìn)行設計描述，而且能夠在體系結構級描述及其算法級行為上進(jìn)行設計描述。

* 能夠使用門(mén)和模塊實(shí)例化語(yǔ)句在結構級進(jìn)行結構描述。

* Verilog HDL 的混合方式建模能力，即在一個(gè)設計中每個(gè)模塊均可以在不同設計層次上建模。

* Verilog HDL 還具有內置邏輯函數，例如 （按位與）和 | （按位或）。

* 對高級編程語(yǔ)言結構，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。

* 可以顯式地對并發(fā)和定時(shí)進(jìn)行建模。

* 提供強有力的文件讀寫(xiě)能力。

* 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結果；例如，事件隊列上的事件順序在標準中沒(méi)有定義。