基于Ｖｉｒｔｅｘ 系列ＦＰＧＡ的可編程嵌入式信號處理背板的開(kāi)發(fā)設計

現場(chǎng)可編程邏輯門(mén)陣列（ＦＰＧＡ）和高性能數字信號處理器（ＤＳＰ）是高速信號處理領(lǐng)域兩大關(guān)鍵器件，ＦＰＧＡ和ＤＳＰ的運算速度及并行處理效能成為制約高速信號處理應用的主要因素。ＦＰＧＡ以其設計靈活性及硬件高密度性在高速信號處理領(lǐng)域顯示出愈來(lái)愈重要的作用。Ｘｉｌｉｎｘ公司最新推出的Ｖｉｒｔｅｘ系列ＦＰＧＡ。是一種采用５層０．２２μｍ ＣＭＯＳ工藝的高性能、大容量現場(chǎng)可編程邏輯門(mén)陣列，其系統門(mén)密度高達１００萬(wàn)門(mén)，系統性能可達２００ＭＨｚ，可選擇配置為多種接口標準，內部含有豐富的布線(xiàn)資源，其ＳｅｌｅｃｔＲＡＭ和ＢｌｏｃｋＲＡＭ可靈活地配置為ＳＲＡＭ、ＦＩＦＯ、ＤＰＲＡＭ、ＣＡＭ等多種形式的存儲單元。Ｖｉｒｔｅｘ系列ＦＰＧＡ含有極其豐富的Ｉ／Ｏ資源，可靈活地與ＴＭＳ３２０Ｃ４０ＤＳＰ接口，與ＤＳＰ配合可完成復雜的信號處理功能。Ｃ４０ＤＳＰ含有兩組外部總線(xiàn)資源和６個(gè)高速通信口，可方便地進(jìn)行多ＤＳＰ擴展，以提高系統信號處理的性能。

在對Ｖｉｒｔｅｘ系列ＦＰＧＡ進(jìn)行充分理解和研究的基礎上，結合對ＸＣ４０００系列ＦＰＧＡ和ＤＳＰ背板開(kāi)發(fā)設計經(jīng)驗，研制出了基于ＸＣＶ２００／３００ＰＱＦＰ２４０和ＴＭＳ３２０Ｃ４０的可編程嵌入式高速信號處理背板。背板采用了針對系統需求自行開(kāi)發(fā)的ＸＰＣＩ總線(xiàn)，背板可脫離實(shí)際應用系統進(jìn)行獨立的面向應用的設計和調試，也可按照ＸＰＣＩ總線(xiàn)標準方便地嵌入到實(shí)際應用系統中，成為系統的一部分進(jìn)行聯(lián)合調試。

對可編程嵌入式信號處理背板進(jìn)行全面綜合測試的結果表明，背板性能達到了預期設計要求，工作狀態(tài)穩定。我們還針對實(shí)際應用開(kāi)發(fā)了一些ＦＰＧＡ模塊和ＤＳＰ程序。

１ Ｖｉｒｔｅｘ系列ＦＰＧＡ性能簡(jiǎn)介

在前幾代ＦＰＧＡ開(kāi)發(fā)的基礎上，Ｖｉｒｔｅｘ系列ＦＰＧＡ結合了多種可編程系統的特征，采用了快速靈活的層次性互連布線(xiàn)資源和先進(jìn)的處理技術(shù)，提供了高速度、大容量的邏輯解決方案，進(jìn)一步縮短了數字信號處理系統的開(kāi)發(fā)周期。與前幾代ＦＰＧＡ相比，Ｖｉｒｔｅｘ系列ＦＰＧＡ的特性主要體現在以下幾個(gè)方面：

（１）更高的處理速度和更高的邏輯門(mén)密度。Ｖｉｒｔｅｘ系列最大系統門(mén)數高達１００萬(wàn)門(mén)，系統性能可達２００ＭＨｚ，其中比較常用的幾個(gè)功能模塊性能如表１所示。

（２）更多可兼容的Ｉ／Ｏ接口標準。Ｖｉｒｔｅｘ系列可兼容１６種高性能接口標準，可直接與ＺＢＴＲＡＭ器件接口，且其獨特的Ｉ／Ｏ分組方式可使多種不同電壓標準接口在同一片ＦＰＧＡ上實(shí)現。

（３）片內時(shí)鐘管理電路。Ｖｉｒｔｅｘ系列內部包含４個(gè)靈活的延時(shí)鎖相環(huán)用于高級時(shí)鐘管理，可實(shí)現倍頻、分頻、鎖相等功能，此外還有４個(gè)主全局時(shí)鐘網(wǎng)絡(luò )和２４個(gè)從本地時(shí)鐘網(wǎng)絡(luò )，以實(shí)現高速時(shí)鐘的傳輸。

（４）層次性存儲管理系統。Ｖｉｒｔｅｘ系列內部查找單元可配置為１６ｂｉｔ和３２ｂｉｔＲＡＭ、１６ｂｉｔＤＰＲＡＭ或１６ｂｉｔ移位寄存器，其ＢｌｏｃｋＲＡＭ資源可配置為４ｋｂｉｔＤＰＲＡＭ或ＦＩＦＯ、ＣＡＭ等存儲器件，且提供了高速外部ＲＡＭ接口。

（５）更加靈活的系統結構。復雜的進(jìn)位邏輯鏈提高了算術(shù)邏輯性能，復雜的乘法器支持，級聯(lián)鏈支持寬位輸入模塊，豐富的帶時(shí)鐘使能的寄存器和鎖存器，支持異步和同步復位及置位，支持ＩＥＥＥ１１４９．１邊界掃描邏輯。

（６）基于ＳＲＡＭ的在系統可重構技術(shù)?？蔁o(wú)限次重復編程，包含主串、從串、ＳｅｌｅｃｔＲＡＭ和ＪＴＡＧ四種配置模式，支持部分重構。

由于對Ｖｉｒｔｅｘ系列ＦＰＧＡ進(jìn)行了充分理解和熟悉，我們研制了基于自行開(kāi)發(fā)的ＸＰＣＩ總線(xiàn)的可編程嵌入式信號處理背板。由于Ｖｉｒｔｅｘ系列ＦＰＧＡ內部結構相同，外部引腳兼容，只是在系統門(mén)數上有所區別，我們采用了ＸＣＶ２００ＰＱ２４０－４作為可編程嵌入式信號處理背板的主處理芯片，與ＦＰＧＡ接口的ＤＳＰ采用功能強大、接口靈活的ＴＭＳ３２０Ｃ４０ＤＳＰ。背板中ＤＳＰ的應用目的是對ＦＰＧＡ進(jìn)行管理和控制、對ＦＰＧＡ處理結果進(jìn)行分析、通過(guò)ＤＳＰ軟件實(shí)現其他相關(guān)功能，以提高系統設計的靈活性。Ｃ４０ＤＳＰ具有兩組外部總線(xiàn)資源和６個(gè)高速通信口，能方便靈活地實(shí)現系統擴展。背板中ＦＰＧＡ可根據設計需要選擇不同規模的芯片。

可編程嵌入式信號處理背板結構如圖１所示。背板上主要包含１片ＸＣＶ２００ＰＱ２４０ＦＰＧＡ、１片ＴＭＳ３２０Ｃ４０ＤＳＰ、１片ＸＣ９５３６ＣＰＬＤ、１片ＥＤＩ８Ｌ５１２ＳＲＡＭ（５１２Ｋ×３２ｂｉｔ）、１片ＡＴ４９０２０Ｆｌａｓｈ２Ｍｂｉｔ、ＤＳＰ調試ＪＴＡＧ接口、ＦＰＧＡ調試Ｘ＿Ｃｈｅｃｋｅｒ接口、ＣＰＬＤ調試ＪＴＡＧ接口、自行開(kāi)發(fā)ＸＰＣＩ接口及５個(gè)獨立ＤＳＰ通信口。背板所有器件除ＤＳＰ外均采用貼片封裝、雙面裝焊，使得背板的尺寸較?。ǎ罚叮恚?times;１２７ｍｍ×１２ｍｍ），ＤＳＰ外圍５１２Ｋ×３２ｂｉｔＳＲＡＭ使得背板系統能夠滿(mǎn)足大部分應用程序的要求。２ＭｂｉｔＦｌａｓｈ用于固化ＦＰＧＡ配置和ＤＳＰ應用程序代碼。背板系統既可以獨立工作（Ｓｔａｎｄａｌｏｎｅ方式），也可以通過(guò)ＸＰＣＩ總線(xiàn)嵌入系統工作（Ｐｌｕｇ＿ｉｎ方式）。

背板系統以４０ＭＨｚ晶振輸出作為時(shí)鐘，Ｃ４０ＤＳＰ工作在４０ＭＨｚ時(shí)鐘下，ＸＣＶ２００ＦＰＧＡ以４０ＭＨｚ時(shí)鐘作為輸入，在內部通過(guò)ＤＤＬ電路可將內部工作時(shí)鐘倍頻到１８０ＭＨｚ。ＤＳＰ通過(guò)本地總線(xiàn)（ＬＡ０．．３０、ＬＤ０．．３１）以ＴＴＬ兼容方式與ＦＰＧＡ接口，占用ＦＰＧＡ ６５ｂｉｔ Ｉ／Ｏ資源；ＤＳＰ通過(guò)本地總線(xiàn)對ＦＰＧＡ進(jìn)行配置、參數設置及數據交換，實(shí)現軟硬件之間的協(xié)同處理。

Ｖｉｒｔｅｘ系列ＦＰＧＡ內部供電電壓為２．５Ｖ，Ｉ／Ｏ通過(guò)ＶＣＣＯ和ＶＲＥＦ控制實(shí)現與各種電平接口之間的兼容；與ＴＴＬ兼容的ＶＣＣＯ控制電壓為３．３Ｖ，ＶＲＥＦ作為一般Ｉ／Ｏ使用；Ｖｉｒｔｅｘ的Ｉ／Ｏ分組方式實(shí)現使得不同電平接口得以在同一芯片設計中共存。

背板通過(guò)１６８線(xiàn)ＸＰＣＩ總線(xiàn)與外部系統接口，ＸＰＣＩ總線(xiàn)主要包含三大部分：電源接口、ＦＰＧＡ的可編程Ｉ／Ｏ口、ＤＳＰ接口。電源接口包括給ＤＳＰ、ＣＬＰＤ、ＳＲＡＭ及其他ＴＴＬ邏輯供電的５Ｖ電源，給ＸＣＶ２００ＰＱ２４０等Ｖｉｒｔｅｘ系列ＦＰＧＡ內部工作邏輯供電的２．５Ｖ電源，Ｉ／Ｏ接口供電電平ＶＣＣＯ和分組參考電平ＶＲＥＦ（Ｂａｎｋ０～Ｂａｎｋ７ＦＰＧＡ可編程Ｉ／Ｏ接口主要提供了６４個(gè)從Ｖｉｒｔｅｘ系列ＦＰＧＡ引出的可編程Ｉ／Ｏ引腳，用于設計特定邏輯；ＤＳＰ接口提供了ＴＭＳ３２０Ｃ４０ＤＳＰ主總線(xiàn)接口、中斷口和通信端口０及ＴＣＬＫ０和ＴＣＬＫ１，用于系統擴展及與用戶(hù)程序之間的數據交換。

背板有豐富的配置及調試接口。Ｖｉｒｔｅｘ系列ＦＰＧＡ在板上可實(shí)現三種配置方式：從串方式（通過(guò)Ｘｌｉｎｘ專(zhuān)用Ｘ＿Ｃｈｅｃｋｅｒ接口）、ＪＴＡＧ方式（通過(guò)ＸＰＣＩ接口提供給用戶(hù)）、Ｓｅｌｅｃｔ＿ＲＡＭ方式（通過(guò)ＤＳＰ和ＸＣ９５３６ＣＰＬＤ實(shí)現）；ＤＳＰ調試通過(guò)專(zhuān)用１４芯ＪＴＡＧ接口完成；ＣＰＬＤ邏輯可通過(guò)標準ＪＴＡＧ電纜實(shí)時(shí)修改配置。ＤＳＰ其他５個(gè)通信口通過(guò)５個(gè)ＩＤＣ１４插座輸出，可根據系統實(shí)際需要選用。

３ 基于Ｖｉｒｔｅｘ系列ＦＰＧＡ的可編程嵌入式信號處理背板的調試

在信號處理背板制作完成之后，我們對背板進(jìn)行了調試，并開(kāi)發(fā)了一些背板專(zhuān)用配置程序。
在調試過(guò)程中我們使用了ＷｈｉｔｅＭｏｕｎｔ公司的ＣｏｄｅＣｏｍｐｏｓｅｒＤＳＰ開(kāi)發(fā)調試軟件和Ｘｉｌｉｎｘ公司的Ｆｏｕｎｄａｔｉｏｎ２．１ＩＦＰＧＡ＆ＣＰＬＤ開(kāi)發(fā)調試軟件。為全面驗證我們預期的設計效果，調試按以下過(guò)程進(jìn)行：
（１）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過(guò)Ｘ＿Ｃｈｅｃｋｅｒ接口向ＦＰＧＡ下載測試配置，ＦＰＧＡ響應結果正確。
（２）利用ＣｏｄｅＣｏｍｐｏｓｅｒ通過(guò)ＪＴＡＧ電纜對ＤＳＰ內部ＲＡＭ和外部ＳＲＡＭ進(jìn)行測試，測試表明硬件設計正確。

（３）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過(guò)標準ＪＴＡＧ電纜對ＸＣ９５３６下載測試配置，ＣＰＬＤ響應結果正確。

（４）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過(guò)標準ＪＴＡＧ電纜對ＸＣ９５３６下載自行設計的ＦＰＧＡ專(zhuān)用配置，利用ＣｏｄｅＣｏｍｐｏｓｅｒ通過(guò)ＪＴＡＧ電纜對ＤＳＰ加載專(zhuān)用配置程序，使得ＤＳＰ完成對Ｆｌａｓｈ燒錄ＦＰＧＡ配置數據和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ數據。

（５）脫離開(kāi)發(fā)系統，背板上電通過(guò)Ｆｌａｓｈ內的配置數據自行ＦＰＧＡ配置和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ運行結果正確。

４ 應用設計實(shí)例

為進(jìn)一步驗證背板的通用性，我們根據實(shí)際課題需求，在背板上開(kāi)發(fā)了兩個(gè)應用設計實(shí)例。一個(gè)是３２０ＭＨｚ３２ｂｉｔ高速計數器。我們在以前開(kāi)發(fā)的２００ＭＨｚ高速計數器的基礎上，基于多路均勻相差時(shí)鐘信號在ＴＯＡ時(shí)刻進(jìn)行邏輯譯碼獲得高速計數效果的原理，通過(guò)外部４０ＭＨｚ輸入時(shí)鐘，利用ＶｉｒｔｅｘＦＰＧＡ內部ＤＤＬ電路產(chǎn)生４路相差９０°的８０ＭＨｚ信號，形成３２０ＭＨｚ３２ｂｉｔ高速計數器，使得時(shí)間測量精度達到３ｎｓ左右。該設計可用于高精度ＴＯＡ、ＰＷ、ＲＦ等參數的測量。

另一個(gè)是基于內容可尋址存儲器（ＣＡＭ）的關(guān)聯(lián)比較器。我們在充分分析Ｘｌｉｎｘ提供的ＣＡＭ＿Ｃｏｒｅ設計的基礎上，自行設計了一種基于ＣＡＭ的可編程關(guān)聯(lián)比較器。該比較器采用中值比較法，可通過(guò)控制線(xiàn)控制比較范圍，并設計了一種專(zhuān)門(mén)對付捷變參數的多值比較邏輯。我們利用ＸＣＶ２００ＰＱ２４０實(shí)現了上述設計，通過(guò)測試母板上的ＵＡＲＴ從控制臺微機上接收模擬輻射源數據。測試結果表明，在輻射源參數空間重疊不太嚴重的情況下，該設計可同時(shí)處理８０個(gè)以上的裝定輻射源參數（１２８ｂｉｔＰＤＷ可包含捷變參數），且能達到較好的分選效果，可見(jiàn)它在偵察信號處理領(lǐng)域的應用前景是非常廣闊的。