可編程系統芯片解決方案的三個(gè)關(guān)鍵問(wèn)題(圖)
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除了要為客戶(hù)提供更多的功能，這些供應商還希望能降低開(kāi)發(fā)成本。但是，掩模成本的不斷攀升將繼續限制ASIC產(chǎn)品的開(kāi)發(fā)，并且也會(huì )影響MCU和模擬器件供應商擴大產(chǎn)品種類(lèi)。為產(chǎn)品增加可編程和可配置的能力，能讓半導體供應商只需以更少的掩模組合便可為相同的應用領(lǐng)域服務(wù)，從而縮短開(kāi)發(fā)周期和降低開(kāi)發(fā)成本。
在現有的四種主流技術(shù)(MCU、模擬電路、ASIC和FPGA)中，FPGA的可編程能力可謂占盡優(yōu)勢，但還必須克服一些障礙才能開(kāi)發(fā)成功的方案。FPGA技術(shù)的開(kāi)發(fā)需要龐大的軟、硬件投資。硬件芯片的要求包括開(kāi)發(fā)高效、靈活和高性能的可編程架構，并需要廣泛的軟件工具以支持設計開(kāi)發(fā)、驗證、評測和編程。
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| 圖1 實(shí)現可編程系統芯片(PSC)解決方案的方式 |
與FPGA IP不同，ASIC庫可通過(guò)代工方式獲得，而市場(chǎng)上有各種各樣的MCU內核可供授權使用。這個(gè)領(lǐng)域里有幾家做得很成功的公司，其中最著(zhù)名的是ARM。此外，模擬IP也可從多家供應商購得或自行開(kāi)發(fā)。
三個(gè)關(guān)鍵因素
要實(shí)現可編程系統芯片有三個(gè)關(guān)鍵：首先是工藝技術(shù)，其次是系統設計構架，最后是工具支持。
工藝技術(shù)的優(yōu)劣是在單個(gè)單芯片上集成存儲器、模擬和可編程邏輯的一個(gè)最大關(guān)鍵，目前一般采用標準CMOS工藝。由于需要高門(mén)數來(lái)實(shí)現大型可編程邏輯芯片，許多FPGA供應商均采用最尖端的CMOS技術(shù)。但是，CMOS工藝并不適用于嵌入式Flash和模擬集成，因此可編程系統芯片無(wú)法采用標準的CMOS工藝。通常，嵌入式Flash和模擬器件的工藝支持是尖端的CMOS節點(diǎn)背后的多個(gè)工藝節點(diǎn)。尖端、高門(mén)數器件和以模擬及Flash為基礎器件之間的工藝仍存在鴻溝。
許多模擬器件會(huì )與外界的傳感器或電源接口，外界信號的電壓不會(huì )都是90nm CMOS工藝技術(shù)規定的1.2V電壓。優(yōu)良的可編程系統芯片工藝將會(huì )支持模擬器件與這些信號的直接連接。通過(guò)支持較高的電壓，先進(jìn)的Flash工藝便可擴大集成模擬IP的動(dòng)態(tài)電壓范?，磦蝤带厘N叩男旁氡群透訓哪Ｄ廡閱?。为了减低雍Y咚偈致嘸諛Ｄ釯P中加入的噪聲，嵌入式Flash工藝必須與模擬和數字部分有效地隔離開(kāi)來(lái)。這個(gè)工藝還必須支持高性能RAM和邏輯功能。
以Flash為基礎的FPGA必須能處理編程所需的大電壓，并且很好地進(jìn)行隔離，以及對這些電壓加以控制。高電壓晶體管提供很大的動(dòng)態(tài)電壓范圍，以及能與模擬IP的高電壓信號直接連接。此外，三井技術(shù)會(huì )提高模擬和數字元件之間的隔離度，有助于減小芯片尺寸。
相對于混合信號AISC的開(kāi)發(fā)或更復雜的多芯片方案而言，可編程系統芯片的一個(gè)關(guān)鍵優(yōu)勢是其產(chǎn)品推出市場(chǎng)的時(shí)間較短。為了充分發(fā)揮這一優(yōu)勢，系統設計必須好好地加以組織，讓用戶(hù)能根據需求在高或低抽象度的水平下進(jìn)行開(kāi)發(fā)和設計。
可編程系統芯片技術(shù)為系統設計人員提供的靈活性可以由類(lèi)似于OSI通信層的多層設計抽象水平顯示出來(lái)。
這個(gè)層次模型提供了靈活的設計環(huán)境，可同時(shí)在高和低的抽象水平進(jìn)行設計?？删幊滔到y芯片堆棧有4個(gè)層次。0層類(lèi)似于物理層，包括硬模擬IP和軟及/或硬數字IP。第1層控制與0層及0層中各部件之間的通信，與數據鏈路層類(lèi)似。第2層很像OSI的表述層，負責將數據帶到一個(gè)端點(diǎn)，使到最終系統應用(第3層)可以在其上工作，就像應用層一樣。
0層即外設層(物理層)是可配置的功能塊，可以采用硬連接結構，如PLL(鎖相環(huán))或模擬輸入通道，也可以在軟門(mén)電路上實(shí)現，如UART或PC接口。這些外設可以配置，并支持標準接口以便利通信和執行。
第1層主干(鏈路層)連接和控制外設的存取。這應該采用軟門(mén)電路結構，可延展至任何規模的外設。主干層是總線(xiàn)和控制邏輯，負責管理外設配置，以確保其運作正常。主干層還借助通用的外設接口和低層次狀態(tài)機，使外設管理能從系統設計中有效地卸除出來(lái)。主干層還能根據外設行為和定義的性能規范，對閾限標識進(jìn)行置位和清零?？删幊滔到y芯片堆棧的靈活性允許設計人員直接配置外設，并且可按需要越過(guò)主干層，如這是所需的控制水平的話(huà)。
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| 圖2 可編程系統芯片(PSC)技術(shù)的層次 |
第2層小型應用附屬程序Applet(表述層)是獨立的應用建構模塊，利用Flash和模擬外設實(shí)現FPGA門(mén)電路內指定的功能。小型應用附屬程序通過(guò)與主干通信對激勵信號和板級事件做出響應；即通過(guò)主干存取和操作外設，對激勵信號做出響應或發(fā)起其他動(dòng)作。作為可完全重復使用的IP結構，小型應用附屬程序能輕松導入設計環(huán)境及從設計環(huán)境中導出。這樣，設計人員就可迅速在其設計中導入多個(gè)小型應用附屬程序，從而構建復雜的設計。
第3層系統應用程序(應用層)是較大的用戶(hù)應用程序，采用了一個(gè)或以上小型應用附屬程序。由于在最高的抽象水平進(jìn)行設計，并且由可編程系統芯片技術(shù)堆棧予以支持，因此整個(gè)FPGA系統設計無(wú)須任何HDL(硬件描述語(yǔ)言)代碼便可設計出來(lái)。該應用程序在FPGA門(mén)電路中實(shí)現，只要導入和配置多項小型應用附屬程序即可生成。
用戶(hù)還可選配軟MCU內核，以實(shí)現基于軟件和HDL設計方法的組合。系統的劃分非常靈活，可讓MCU置于小型應用附屬程序之上，或在需要時(shí)吸收小型應用附屬程序或小型應用附屬程序與主干。
可編程系統芯片技術(shù)堆棧提供了非常靈活的設計環(huán)境示例。這種構架使用戶(hù)可以獲得最大的設計靈活性，從最高水平的“選與點(diǎn)”設計(可實(shí)現快速的應用開(kāi)發(fā))到極低層次的設計(能實(shí)現最高的設計控制)以及兩者之間的水平。
支持工具
整合復雜可編程系統芯片的工具會(huì )帶來(lái)新的復雜性和需求。在這層面所要求的開(kāi)發(fā)工具特性如下：
高水平的設計能力；
快速生成應用程序的新方法；
軟/硬件協(xié)同驗證；
以總線(xiàn)為基礎的通信；
器件/系統建模及設計劃分；
創(chuàng )新的調試功能。
為了支持這種高水平的集成，開(kāi)發(fā)工具必須協(xié)調配合。半導體器件和設計環(huán)境必須協(xié)調一致，從而達到事半功倍的產(chǎn)品開(kāi)發(fā)效率。對設計人員來(lái)說(shuō)，盡管添加了混合信號和Flash功能，可編程系統芯片環(huán)境下的設計工作應當與數字設計流程環(huán)境一樣流暢簡(jiǎn)明。
這些新工具必須能讓設計人員在設計中輕松執行和配置外設、在外設之間建立連接、創(chuàng )建或導入構件模塊或參考設計，以及進(jìn)行軟/硬件驗證。這些工具套件還應包含全面的軟/硬件調試功能及整套實(shí)用程序，以簡(jiǎn)化基于軟處理器內核嵌入式解決方案的開(kāi)發(fā)工作 (如ARM和8051)。
可編程系統芯片工具組必須為用戶(hù)提供軟/硬件設計中的高度靈活性，以便進(jìn)行系統建模。設計工程師和系統工程師能在FPGA邏輯門(mén)上自由劃分其應用，也可通過(guò)選配軟處理器內核或透過(guò)軟、硬件結合的方式在軟件中執行。
設計生成工具必須提供非常靈活的環(huán)境以及多種選項。只要有足夠的FPGA邏輯門(mén)資源，用戶(hù)便能在設計環(huán)境中導入任何數量的小型應用附屬程序。由圖形用戶(hù)界面支持，這些小型應用附屬程序可以在設計及不同的外設中實(shí)現，只需單擊鼠標便可進(jìn)行所有配置，過(guò)程中完全無(wú)須HDL編碼。與此同時(shí)，該工具鏈還會(huì )創(chuàng )建主干，連接所需的外設，以及生成低層處理所需的控制。所有這些都會(huì )在后臺自動(dòng)完成，無(wú)須用戶(hù)直接介入。這些以圖形用戶(hù)界面為基礎的工具使用容易，而且提供快速的設計開(kāi)發(fā)。這些工具并不排斥傳統的HDL編碼開(kāi)發(fā)，讓習慣于這種開(kāi)發(fā)流程的用戶(hù)也可采用HDL編碼來(lái)按需要連接各個(gè)門(mén)電路，或實(shí)現高度定制化的設計。
由于可編程系統芯片技術(shù)增加了復雜性和前所未有的集成度，仿真因此在設計驗證中扮演舉足輕重的角色?；旌闲盘栐稍跀底诌壿嬛羞M(jìn)行行為化模型，并在數字環(huán)境中驗證?？删幊滔到y芯片工具解決方案必須提供整套數字化行為仿真模型，對所有集成在芯片上的各種資源給予仿真支持。這個(gè)策略能大幅降低工具成本，因為它不再需要昂貴的模擬建模工具，而能夠有效實(shí)現系統級仿真的模擬建模工具一般高達10萬(wàn)美元。
由用戶(hù)或應用生成器創(chuàng )建的RTL應可順利地通過(guò)邏輯及物理綜合?？删幊滔到y芯片技術(shù)提供優(yōu)異的集成能力，為單芯片設計的驗證帶來(lái)很大挑戰。因此，必須采用先進(jìn)的調試工具在堆棧中各個(gè)應用抽象層面進(jìn)行設計驗證。例如，用戶(hù)應可在應用指定的模塊中嵌入邏輯分析器，以實(shí)現實(shí)時(shí)傳感功能；并且還可將這些分析器與主干接口，實(shí)時(shí)地監控外設的活動(dòng)。此外，還需要額外的調試功能來(lái)讓用戶(hù)存取和修訂與外設、寄存器列、嵌入式SRAM和Flash內存有關(guān)的配置。
由于可編程系統芯片平臺支持嵌入式處理解決方案，因此也必須支持流行的內核，如8051和ARM7，才能實(shí)現最廣泛的應用。由Actel和其他供應商提供的工具能協(xié)助用戶(hù)用C語(yǔ)言構建應用，且特為可編程系統芯片器件上運行的軟MCU而優(yōu)化。用戶(hù)可利用其軟件調試工具調試程序代碼，并在協(xié)同仿真的環(huán)境下執行指令集仿真。
設計團隊非常需要開(kāi)放式的設計環(huán)境。這種設計環(huán)境能促進(jìn)技術(shù)生態(tài)系統的發(fā)展，使客戶(hù)、用戶(hù)群、第三方工具開(kāi)發(fā)商和設計公司能夠聯(lián)結一起，形成互動(dòng)。其中，每一位成員只需專(zhuān)注于自己所長(cháng)，即可創(chuàng )造出一個(gè)高效和低成本的開(kāi)發(fā)環(huán)境。系統設計人員能夠從生態(tài)系統掌握所需的資源。
可編程系統芯片技術(shù)和設計開(kāi)發(fā)環(huán)境能讓用戶(hù)在高抽象度的層面進(jìn)行設計，并且輕易導入和導出小型應用附屬程序。這些模塊化和已定義的小型應用附屬程序更有助于IP的重復使用和共享?？蛻?hù)可開(kāi)發(fā)小型應用附屬程序以支持其應用，也可以將其混合、匹配和內部共享。第三方工具供應商可針對特定的縱向市場(chǎng)應用開(kāi)發(fā)小型應用附屬程序生成器，又或采用模型將小型應用附屬程序生成器作為工具鏈的一部分分發(fā)出去，從而加快設計開(kāi)發(fā)。此外，系統設計人員還可結合處理器/微控制器生態(tài)系統，與多個(gè)解決方案供應商共同協(xié)作。
總結
由于在有效性、易用性和成本效益上的固有優(yōu)勢，FPGA供應商更容易開(kāi)發(fā)可編程系統芯片解決方案。設計架構決定了是否能縮短開(kāi)發(fā)周期和降低開(kāi)發(fā)成本，保持高度的靈活性，以滿(mǎn)足不同用戶(hù)群的各種需求。
采用類(lèi)似于OSI網(wǎng)絡(luò )堆棧的開(kāi)發(fā)環(huán)境能夠簡(jiǎn)化開(kāi)發(fā)流程，讓傳統的數字設計人員依照習慣在低層進(jìn)行設計；至于非傳統的FPGA設計人員則可通過(guò)導入和配置小型應用附屬程序，在較高層次進(jìn)行設計。對于熟悉嵌入式處理器的設計人員來(lái)說(shuō)，可以利用熟悉的C編碼并在軟件中進(jìn)行全盤(pán)設計。該模型還提供各種靈活的結構化手段，充分發(fā)揮高集成水平，便利于IP的重復使用和加快設計開(kāi)發(fā)。
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