雙通道邏輯控制高速實(shí)時(shí)數據采集系統的設計

在現代工業(yè)生產(chǎn)控制系統中，需要實(shí)現大量數據的實(shí)時(shí)采集和處理，以使生產(chǎn)過(guò)程得到及時(shí)控制。參考文獻[1]介紹了基于一個(gè)模擬開(kāi)關(guān)CD4052和A/D轉換器AD574設計的數據采集卡，可以實(shí)現8路信號采集，該數據采集卡只適用于小系統的數據采集；參考文獻[2]介紹了基于A(yíng)D1674實(shí)現的雙通道并行高速數據采集卡，可實(shí)現16路信號采集，采用ISA總線(xiàn)計算機接口。而對于更多路信號的采集處理，在實(shí)時(shí)性方面對數據采集系統提出了更高的要求，傳統的ISA總線(xiàn)接口的低速數據采集系統已經(jīng)不能適應現行的要求。

本文設計了一種全新構架的高速實(shí)時(shí)數據采集系統。該系統采用現行的高速微機PCI數據通信接口[3-4]；運用了高速高精度的A/D器件[5]、片上緩沖存儲技術(shù)[6]、靈活的多通道數據轉換和CPLD[7-8]技術(shù)，使系統的硬件得到簡(jiǎn)化，可同時(shí)采集32路不同的信號，對信號進(jìn)行實(shí)時(shí)、快速處理。

1 系統組成及工作原理

系統硬件組成如圖1所示。32路采樣的模擬信號分為互相獨立的兩個(gè)通道輸入，每個(gè)通道接收16路信號，由兩個(gè)互相獨立的8路模擬開(kāi)關(guān)控制。這樣給系統數據的獲取提供了比較大的自由度，可根據實(shí)際需要實(shí)現不同的控制組合。

每個(gè)通道輸入的模擬信號送入一個(gè)A/D轉換器，進(jìn)行獨立數據處理，并將數據緩存入不同的FIFO SRAM地址空間。4組8路數據的存儲和傳輸互相獨立，這樣使得數據采集速度得到提高。

系統使用了CPLD技術(shù)。在CPLD中央控制邏輯的協(xié)調下，重新組織數據包，通過(guò)PCI數據總線(xiàn)將數據傳送到計算機，實(shí)現高速實(shí)時(shí)的數據采集和處理。

2 系統硬件設計

整個(gè)系統的硬件分為數據輸入模塊、A/D轉換模塊、數據緩沖存儲模塊、PCI接口模塊及CPLD控制模塊五大部分。

2．1 數據輸入模塊

數據輸入模塊主要功能是在CPLD控制下進(jìn)行采集輸入通道的實(shí)時(shí)切換，實(shí)現不同模擬信號的采集。主要是由MAX4781和MAX4783組成的組合開(kāi)關(guān)[9]。MAX4781為八選一高速模擬開(kāi)關(guān)，MAX4783為單刀雙擲開(kāi)關(guān)。開(kāi)關(guān)典型工作電壓為＋3V，導通電阻0.7Ω，接通時(shí)間11ns，關(guān)斷時(shí)間4ns，輸出漏電流0.002nA。每一通道由兩片并聯(lián)的MAX4781和MAX4783級聯(lián)組成，可同時(shí)采集16路模擬信號。

2．2 A/D轉換模塊

由數據輸入模塊輸出的模擬信號送入A/D轉換模塊進(jìn)行模數轉換，得到精確的數字信號。該設計中A/D轉換器選用MAX1200[5]，如圖2所示。MAX1200具有單通道全差分輸入，16位精度，1Ms/s轉換速率，流水線(xiàn)結構，帶有數字誤差校正和自校正功能。其轉換速率由2.048MHz的外接精準時(shí)鐘信號以及時(shí)鐘產(chǎn)生電路MAX961決定，如圖3所示。


MAX1200通過(guò)外接MAX4108轉換電路，將單端輸入信號轉換成差分輸入信號，使得輸入信號電平擴大一倍，信號處理能力與抗干擾能力得到增強，如圖4所示。

MAX1200的基準電壓由4.096V基準電壓模塊MAX6341及MAX410構成的高精度低漂移的差分電路參考電壓驅動(dòng)模塊供給，提供了較高的模數轉換精確度和穩定性。

2．3 數據緩沖存儲模塊

系統設計中采用片上緩沖存儲技術(shù)，用存儲器存放A/D轉換輸出的大量數據。緩存芯片選用65536×16bit容量的FIFO SRAM IDT72V19160。該雙口存儲器受CPLD控制，一方面獲取A/D轉換輸出的數字信號；另一方面，其存儲數據又可以按計算機的要求被讀出。該緩存芯片的存儲狀態(tài)可以由外部命令通過(guò)標志位改變，可以將存儲空間劃分成高、低不同的區域，分別存、取不同數據，這樣可有效地利用硬件資源，實(shí)現數據組無(wú)干擾采集緩存。同時(shí)，系統借鑒蟲(chóng)孔尋徑和位移寄存器的基本思路，采用支持優(yōu)先級FIFO排隊的優(yōu)先級先進(jìn)先出隊列PFQ(Priority FIFO Queue)[6]，充分利用高速本地總線(xiàn)，可以有效解決信號傳輸堵塞問(wèn)題，實(shí)現高速數據傳輸，降低了延時(shí)，提高了帶寬利用率。

2.4 PCI接口模塊

鑒于本數據采集系統采集的數據量大，在把獲取的數據傳輸給計算機進(jìn)行分析處理時(shí)，應用了先進(jìn)的高速PCI接口技術(shù)[3-4]，以32位133MB/s的速率運行。將PCI9054 MODE0與MODE1的工作模式設置為C 模式，即數據和地址分別都為32位；采集系統的本地數據與本地地址操作采用非分時(shí)復用組態(tài)，LA0～LA31為本地地址，LD0～LD31為本地數據；系統與計算機接口的數據和地址采用分時(shí)復用模式，32位寬AD0～AD31。存儲PCI9054 配置信息的EEPROM采用93CS56芯片。PCI接口的邏輯信號流如圖5 所示。


2．5 CPLD控制模塊

CPLD是現代電子技術(shù)領(lǐng)域中的一門(mén)全新技術(shù)，它提供了基于計算機和電子技術(shù)的大規模數字電路設計方法。CPLD具有強大的邏輯功能，可以提高系統集成度，簡(jiǎn)化系統設計。新一代的CPLD不僅在速度上能滿(mǎn)足高速數字信號處理的要求，而且可編程資源也大大增加，具有在線(xiàn)可編程功能，使系統設計的靈活性和系統適用性得到很大的提升。因此，本數據采集系統采用了Altera公司的EPM3256ATC144-7芯片。該芯片具有256個(gè)宏單元，最多可提供158個(gè)I/O口。

本設計邏輯控制[7]主要分為四個(gè)部分：(1)對輸入通道開(kāi)關(guān)的使能與通道選通控制以及切換；(2)對A/D轉換芯片的使能、數據轉化及自校正的控制；(3)對緩沖存儲芯片SRAM的讀寫(xiě)狀態(tài)及其存儲標志位的控制；(4)對PCI本地對話(huà)的控制，包括本地地址的選擇、數據包的組裝、通信握手信號、突發(fā)傳送與DMA傳送控制。

CPLD的應用簡(jiǎn)化了系統的硬件邏輯控制電路設計，應用VHDL編程實(shí)現了系統的控制與數據的初步處理，縮短了系統的開(kāi)發(fā)周期。CPLD端口還提供了更多的擴展功能?？梢?jiàn)，無(wú)論是硬件結構還是軟件程序，該系統都具有可升級的特點(diǎn)。

本高速實(shí)時(shí)數據采集系統按照工業(yè)要求設計，采用了高速的A/D轉換器MAX1200和雙通道并行結構，實(shí)現了高速、大容量、高精度的數據采集和處理。該設計還利用了片上大容量?jì)?yōu)先級FIFO SRAM緩存技術(shù)，解決了數據采集量與短時(shí)傳輸速率之間可能出現的矛盾；不同數據存儲于不同存儲空間，大大提高了快速數據采集能力和系統的數據吞吐量。運用了CPLD和PCI接口技術(shù)，極大地簡(jiǎn)化了硬件電路，通過(guò)設置不同的軟件程序參數可以形成不同的工業(yè)解決方案。因此，在開(kāi)發(fā)周期較短或對系統靈活性要求較高的工業(yè)現場(chǎng)，本設計是一種比較理想的數據采集系統。