自變模無(wú)線(xiàn)電能傳輸全數字鎖相環(huán)

2 仿真實(shí)驗及實(shí)物驗證

　　根據系統各部分電路的功能要求,該文采用Verilog HDL語(yǔ)言和自頂向下的系統設計方法,對ADPLL電路進(jìn)行綜合設計。并分別利用QuartusⅡ 15.1和ModelSim-Altera 10.4b軟件對源程序進(jìn)行了功能和時(shí)序仿真，利用Signal Tap Ⅱ觀(guān)察設計的內部信號波形。

　　例如，根據滯后環(huán)節的功能要求，我們用Verilog設計了滯后環(huán)節的硬件電路，其部分Verilog設計程序如下：

　　module chaoqianzhihou_1(clk_1,rst_n,fout,fout_1);

　　input clk_1,rst_n,fout;

　　output fout_1;

　　wire fout,fout_pos,fout_neg,count_onetozero;

　　reg fout_1;

　　reg fout_this,fout_last;

　　reg [15:0] count_last,count_this;

　　reg [15:0] count;

　　assign fout_pos=(fout_last==0 && fout_this==1) ? 1:0;

　　assign fout_neg=(fout_last==1 && fout_this==0) ? 1:0;

　　assign count_onetozero=(count_last==1 && count_this==0) ? 1:0;

　　在仿真圖中，clk為50MHz的系統時(shí)鐘，rst_n為復位信號，U0為鎖相環(huán)輸入信號，fout為鎖相環(huán)輸出信號，A的值決定鎖相環(huán)處在不同捕捉區域,及對應的比例積分系數K1、K2的大小，因為積分系數一定時(shí)，比例系數越小，則系統穩定性越好，鎖相速度越快，但太小會(huì )導致系統對輸入噪聲過(guò)于敏感;比例系數一定時(shí)，積分系數越小，則系統響應速度越快，但穩定裕度越小，且輸出相位出現震蕩^[3]。圖4比較了不同環(huán)路濾波器參數對該文提出的ADPLL動(dòng)態(tài)性能的影響。所以當相位誤差大于輸入信號周期的1/8時(shí)為快捕區，在輸入信號周期的1/8到1/16之間為慢捕區，小于輸入信號周期的1/16為鎖定區，比例系數依次為1/2、1/4、1/8，積分系數依次為1/256、1/512、1/1024。通過(guò)上述設置可實(shí)現自動(dòng)變?？刂?。

　　圖5為鎖相過(guò)程中，濾波器自動(dòng)變模模塊的仿真波形圖。在輸入信號突然發(fā)生變化時(shí)，前4個(gè)輸入周期A(yíng)為10屬于快捕區，第5個(gè)周期A(yíng)為01屬于慢捕區，第6個(gè)周期A(yíng)為00屬于鎖定區。

　　圖6為加入超前、滯后模塊后輸出信號超前輸入信號15個(gè)機器周期的仿真波形圖。

　　圖7、圖8為EP4CE6E22C8型器件基于Signal Tap Ⅱ實(shí)現的全數字鎖相環(huán)實(shí)測波形圖。

3 結論

　　該文提出基于FPGA的自適應變?？刂?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/無(wú)線(xiàn)電能傳輸">無(wú)線(xiàn)電能傳輸全數字鎖相環(huán)，該ADPLL采用比例、積分結構且比例、積分系數可調，使該ADPLL鎖相速度加快，超調量減小，通過(guò)中心頻率可變分頻器，使鎖相范圍增大。當系統時(shí)鐘為50MHz時(shí)，該鎖相環(huán)的鎖相范圍為1kHz-1MHz，該鎖相環(huán)環(huán)路失所時(shí)的重新鎖定時(shí)間最長(cháng)為10個(gè)輸入信號周期。通過(guò)參數設置可調節輸出信號的相位。本文使用modelsim仿真并用Signal Tap Ⅱ觀(guān)測實(shí)物波形，理論與實(shí)踐一致。適用于無(wú)線(xiàn)電能傳輸電源對負載頻率跟蹤的需要。

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　　本文來(lái)源于《電子產(chǎn)品世界》2017年第6期第58頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。