選擇你的PLL鎖定時(shí)間測量

時(shí)鐘速度的提高和更嚴格的信號時(shí)序增加了對精準的高頻模塊的需求。PLL(鎖相環(huán))基于輸入信號生成高頻輸出信號，是一種備受歡迎的用于產(chǎn)生高頻信號的電路。當PLL參考時(shí)鐘和PLL反饋時(shí)鐘的頻率和相位相匹配時(shí)，PLL則被稱(chēng)為是鎖定狀態(tài)。達到鎖定狀態(tài)所需的時(shí)間稱(chēng)為鎖定時(shí)間，這是PLL設計最關(guān)鍵的參數之一。因此，需要非常精確地加以測量。

圖1顯示了PLL及其組件的簡(jiǎn)化框圖。

圖1在鎖相環(huán)中，VCO信號被劃分并發(fā)回與參考信號進(jìn)行比較。

PLL鎖定時(shí)間是通電后，PLL需要與相匹配(PLL參考時(shí)鐘和PLL反饋時(shí)鐘之間)產(chǎn)生目標頻率的時(shí)間。圖2顯示在反饋時(shí)鐘和參考時(shí)鐘的頻率相同時(shí)，鎖定信號為高。

圖2反饋時(shí)鐘和參考時(shí)鐘的頻率相同時(shí)，PLL鎖定信號為高

PLL的設計通常采用一種方式，讓鎖定時(shí)間盡可能短，同時(shí)仍然提供盡可能高的穩定性。取決于參考頻率的范圍，實(shí)現鎖定狀態(tài)所花費的時(shí)間有所不同，如圖3.

圖3鎖定時(shí)間行為與參考頻率關(guān)系是線(xiàn)性正比的。

你可以根據可用資源使用以下任何方法。

方法1：PLL電源開(kāi)啟，鎖定位斷言/去斷言

PLL電源開(kāi)啟時(shí)，GPIO(通用輸入輸出)引腳翻轉。然后，鎖定位輪詢(xún)檢查鎖定狀態(tài)是否已經(jīng)實(shí)現。當鎖定位被斷言/去斷言時(shí)，相同的GPIO引腳再次觸發(fā)，如圖4.該GPIO的脈沖寬度就是PLL鎖定時(shí)間。如果無(wú)法訪(fǎng)問(wèn)PLL時(shí)鐘輸出，可以使用這一方法。

圖4 PLL電源開(kāi)啟到鎖定位斷言/去斷言

不幸的是，這種方法不是很精確，因為在鎖位設置后，有一定鎖定時(shí)間的設計裕量。

方法2：PLL電源開(kāi)啟到預期VCO時(shí)鐘輸出

如果PLL VCO(壓控振蕩器)的時(shí)鐘輸出墊沒(méi)有鎖位門(mén)控(不論PLL鎖定位處于何種狀態(tài)，時(shí)鐘輸出墊都驅動(dòng)VCO時(shí)鐘)，則此方法會(huì )奏效。由于VCO時(shí)鐘輸出墊沒(méi)有鎖位門(mén)控，我們可以直接觀(guān)察VCO輸出。在此方法中，我們測量PLL電源開(kāi)啟時(shí)間到獲得所需VCO輸出頻率的時(shí)間之間的時(shí)間間隔，如圖5.這個(gè)時(shí)間就是鎖定時(shí)間。

可以通過(guò)手動(dòng)放置每個(gè)循環(huán)的光標，直到觀(guān)察到恒定頻率，從而測量示波器所需的PLL頻率輸出。

圖5在這個(gè)應用中，鎖定時(shí)間是PLL電源開(kāi)啟到預期VCO時(shí)鐘輸出時(shí)間。

方法3：PLL電源開(kāi)啟到預期PLL反饋時(shí)鐘輸出

如果PLL VCO(壓控振蕩器)時(shí)鐘輸出墊有鎖位門(mén)控(時(shí)鐘輸出墊只有在獲得PLL鎖定時(shí)方驅動(dòng)VCO時(shí)鐘)，并且不論PLL鎖定位狀態(tài)如何，時(shí)鐘輸出墊都有反饋時(shí)鐘信號，則可使用這一方法。在這個(gè)方法中，測量的是PLL電源開(kāi)啟到其所需的反饋頻率(同基準頻率)時(shí)間之間所花的時(shí)間，如圖6.這個(gè)時(shí)間就是鎖定時(shí)間。

圖6 PLL鎖定時(shí)間為PLL電源開(kāi)啟到預期PLL反饋時(shí)鐘輸出的時(shí)間。

方法4：PLL電源開(kāi)啟到鎖定墊斷言/去斷言

如果PLL VCO時(shí)鐘輸出墊有鎖位門(mén)控，就無(wú)法選擇讓PLL反饋時(shí)鐘信號到墊上，但鎖定墊可以用硅，就可以使用這個(gè)方法。在這里，測量的是PLL電源開(kāi)啟的時(shí)間，和鎖定墊被斷言/解除斷言的時(shí)間，如圖7(在此，板上的可用鎖定墊受到監控，鎖定位不用GPIO輪詢(xún))。這個(gè)時(shí)間是鎖定時(shí)間。這種方法是精準的，因為鎖定信號直接來(lái)自PFD，因此沒(méi)有附加的延遲。

圖7.PLL鎖定時(shí)間是PLL上電鎖定墊斷言/去斷言的函數。在這種情況下，你只需要在示波器上觀(guān)察PLL斷電信號和PLL鎖定信號。這里顯示的時(shí)鐘僅供參考。)

我們已經(jīng)討論了取決于設計局限性的測量PLL鎖定時(shí)間的不同方法。方法4到方法3到方法2到方法1對PLL鎖定時(shí)間測量的精度是遞降的。因此，如果所有的資源都可用，我們推薦采用方法4進(jìn)行PLL鎖定時(shí)間的測量。