京微雅格重磅之作―新版FPGA/CAP設計套件Primace5.0

簡(jiǎn)介

作為國內唯一一家具有完全自主知識產(chǎn)權的FPGA與可配置應用平臺CAP(Configurable Application Platform)產(chǎn)品供應商，京微雅格一直在快節奏的改進(jìn)與產(chǎn)品配套的軟件開(kāi)發(fā)環(huán)境。最近，新一代FPGA/CAP設計套件Primace5.0正式發(fā)布了。Primace5.0完整的支持了基于時(shí)序驅動(dòng)的布局布線(xiàn)實(shí)現流程(Timing-Driven PlacementRouting Flow)，提高了布局布線(xiàn)的成功率，減少了設計與驗證時(shí)間。此外，Primace5.0還配套改進(jìn)了Synopsys SDC兼容的設計約束輸入界面, 方便用戶(hù)更加準確高效的輸入時(shí)序約束。配合新型的自動(dòng)尋找最佳實(shí)現的優(yōu)化工具iXplorer，Primace 5.0可以極大的加速用戶(hù)設計時(shí)序收斂過(guò)程。為了方便用戶(hù)準確描述設計，改善RTL 代碼質(zhì)量，Primace5.0新增了RTL Template功能，其中包括了常用的Verilog設計元素。Primace5.0還第一次完整支持了8051MCU的SoC仿真以及時(shí)序仿真(Timing Simulation)。相對上一代版本，新一代Primace顯著(zhù)改進(jìn)了用戶(hù)信息提示以及流程的穩定性。本文將簡(jiǎn)要介紹這些改進(jìn)以及對用戶(hù)使用體驗的影響，并推薦幾種可以有效改進(jìn)設計流程，加速設計過(guò)程的方法。

Primace5.0主要新增/改善的功能

Primace5.0中基本設計流程保持了一貫的簡(jiǎn)潔的特點(diǎn)，如圖1所示，主要包括設計輸入(RTL編輯等)，設計實(shí)現(綜合、布局布線(xiàn)等)，時(shí)序收斂(以靜態(tài)時(shí)序分析為基礎的設計、實(shí)現調整)，以及碼流下載和片上調試(DebugWare等)。

圖1： Primace中FPGA/CAP開(kāi)發(fā)流程

基于時(shí)序驅動(dòng)的布局布線(xiàn)

時(shí)序驅動(dòng)的布局布線(xiàn)是一種已經(jīng)被廣泛證明與接受的設計方法，設計人員通過(guò)描述設計的時(shí)序約束(包括核心頻率約束，I/O約束，例外約束，特定路徑約束，跨時(shí)鐘域約束等)可以有效指導布局布線(xiàn)程序高效、高質(zhì)量的完成設計實(shí)現。Primace5.0中接受的時(shí)序約束包括：

Basic Timing Path

Clock Setup/Hold, Falling edge

Tsu/Th, Tco, Tpd

Advanced Timing Path

False path

Generated clock

User edited sdc

時(shí)序約束輸入輔助

為了方便用戶(hù)可以準確高效的輸入時(shí)序約束，Primace5.0還配套改進(jìn)了兼容Synopsys SDC的設計約束輸入界面。如下圖所示：

圖2： 選擇時(shí)鐘界面

圖3：時(shí)鐘約束設置界面

各類(lèi)SDC最終匯總在統一的SDC約束文件里，用戶(hù)可以集中編輯：

圖4：SDC編輯界面

時(shí)序收斂工具iXplorer

配合新型的自動(dòng)尋找最佳實(shí)現的優(yōu)化工具iXplorer，用戶(hù)可以極大的加速設計時(shí)序收斂過(guò)程。

圖5：iXplorer配置界面

Primace5.0對iXplorer進(jìn)行了多項重要改進(jìn)。首先，引入了支持并行執行流程的新一代流程控制引擎，充分的利用了主流多核系統的計算資源。其次，新開(kāi)發(fā)的新型fMAX掃描算法Range-Scan，在充分利用了并行計算優(yōu)勢的基礎上，可以智能掃描時(shí)序約束(目前主要是時(shí)鐘頻率約束)，用最短的時(shí)間尋找不同時(shí)序約束下設計實(shí)現的最佳fMAX。此外，iXplorer支持多種掃描結束條件，方便用戶(hù)在多種需求下的靈活使用。最后，當用戶(hù)得到最佳fMAX結果后，iXplorer提供了便捷的方式讓用戶(hù)把相應的約束條件設置到用戶(hù)環(huán)境，從而可以得到相應的結果。

RTL模板

為了方便用戶(hù)準確描述設計，改善RTL 代碼質(zhì)量，Primace5.0新增了RTL Template功能，其中包括了常用的Verilog設計元素。通過(guò)使用RTL Template，用戶(hù)可以方便快捷的在設計中插入經(jīng)過(guò)Primace軟件驗證的RTL代碼，簡(jiǎn)化了用戶(hù)設計輸入過(guò)程并提高了設計代碼質(zhì)量。目前Primace RTL Template主要支持了以下幾類(lèi)設計元素：

通用語(yǔ)法(注釋?zhuān)幾g器控制語(yǔ)法等)

可綜合語(yǔ)法(目前僅支持Verilog可綜合子集，以及Memory, Multiplier等可以自動(dòng)推斷的代碼模式)

用戶(hù)自定義模板

圖6：RTL模板瀏覽界面

SoC仿真與時(shí)序仿真

Primace5.0還第一次完整支持了8051MCU的SoC仿真，以及時(shí)序仿真(Timing Simulation)。首先，通過(guò)簡(jiǎn)明易用的工程文件管理，方便用戶(hù)對設計文件和測試平臺文件進(jìn)行編輯和管理;其次，引入了對8051MCU的SoC仿真支持，完全改變了過(guò)去調試8051MCU需要依賴(lài)第三方工具的調試模式，大大提升了用戶(hù)SoC設計的調試效率，加快了用戶(hù)SoC設計的整個(gè)驗證和調試流程。最后，引入了對時(shí)序仿真的支持，為解決用戶(hù)設計中遇到的時(shí)序收斂問(wèn)題提供了一條全新的分析和調試的途徑，加快了用戶(hù)設計時(shí)序收斂的過(guò)程。

圖7：仿真調用界面

流程及信息提示

相對上一代版本，新一代Primace顯著(zhù)改進(jìn)了用戶(hù)信息提示以及流程的穩定性。Primace 5.0對用戶(hù)設計實(shí)現中各個(gè)階段的流程信息重新進(jìn)行了劃分，將所有信息分為4類(lèi)：命令信息，執行信息，警告信息和錯誤信息，對每一類(lèi)信息逐條進(jìn)行了編號，并引入了同類(lèi)信息的折疊顯示，方便用戶(hù)通過(guò)流程信息了解設計實(shí)現的實(shí)時(shí)情況。此外，良好的用戶(hù)信息分類(lèi)和顯示也提升了流程日志的可用性，進(jìn)一步方便用戶(hù)了解設計實(shí)現的過(guò)程。

圖8：信息提示界面

使用技巧

時(shí)序約束設置方法

時(shí)序約束設置基本可以遵循先整體后局部，先高層后低層的規律分階段、分步驟的逐步細化設置。用戶(hù)可以按照以下順序設置時(shí)序約束：

核心頻率約束

通過(guò)約束每個(gè)時(shí)鐘的時(shí)鐘頻率以及相位關(guān)系，可以完成基礎的核心頻率約束。目前Priamce5.0支持的這類(lèi)約束包括Clock Setup，Clock Hold，Falling edge， Generated Clock。

I/O約束

I/O約束包括引腳分配位置、空閑引腳驅動(dòng)方式、外部走線(xiàn)延時(shí)(InputDelay、OutputDelay)、上下拉電阻、驅動(dòng)電流強度等。加入I/O約束后的時(shí)序約束，才是完整的時(shí)序約束。FPGA作為PCB上的一個(gè)器件，是整個(gè)PCB系統時(shí)序收斂的一部分。FPGA作為PCB設計的一部分，是需要PCB設計工程師像對待所有COTS器件一樣，閱讀并分析其I/O Timing Diagram的。FPGA不同于COTS器件之處在于，其I/O Timing是可以在設計后期在一定范圍內調整的;雖然如此，最好還是在PCB設計前期給與充分的考慮并歸入設計文檔。正因為FPGA的I/O Timing會(huì )在設計期間發(fā)生變化，所以準確地對其進(jìn)行約束是保證設計穩定可控的重要因素。許多在FPGA重新編譯后，FPGA對外部器件的操作出現不穩定的問(wèn)題都有可能是由此引起的。目前Primace5.0支持的這類(lèi)約束包括Tsu，Th，Tco，Tpd。

時(shí)序例外約束

時(shí)序例外約束可以指出在全局約束下的特殊路徑集合，使得最終的時(shí)序約束準確，嚴格。正確的應用例外約束可以提高時(shí)序分析報告質(zhì)量，加快時(shí)序收斂過(guò)程。目前Primace5.0通過(guò)FalsePath來(lái)支持時(shí)序例外約束。

“好的時(shí)序是設計出來(lái)的，不是約束出來(lái)的”，好的約束必須以好的設計為前提。沒(méi)有好的設計，在約束上下再大的功夫也是沒(méi)有意義的。不過(guò)，通過(guò)正確的約束也可以檢查設計的優(yōu)劣，通過(guò)時(shí)序分析報告可以檢查出設計上時(shí)序考慮不周的地方，從而加以修改。通過(guò)幾次“分析-修改-分析”的迭代也可以達到完善設計的目標。應該說(shuō)，設計是約束的根本，約束是設計的保證，二者是相輔相成的關(guān)系。

基于iXplorer的時(shí)序收斂方法

時(shí)序收斂(Timing Closure)指時(shí)序的不斷逼近，原理是采用多次迭代(循環(huán))的技術(shù)。因此時(shí)序收斂就是一個(gè)不斷反復的過(guò)程，以確保設計中的每個(gè)路徑都滿(mǎn)足時(shí)序要求。iXplorer是京微雅格定義的，嵌入在Primace工具中的時(shí)序收斂設計流程。Primace有很多選項設置和策略，但是無(wú)法保證哪種選項或約束會(huì )對所有的設計帶來(lái)最佳的效果。iXplorer技術(shù)能夠幫助用戶(hù)找到最佳的工具選項來(lái)實(shí)現時(shí)序要求或者找到設計的最高性能。iXplorer通過(guò)采用不同策略和選項來(lái)運行多個(gè)布局布線(xiàn)版本并找出滿(mǎn)足時(shí)序要求的實(shí)現結果。目前iXplorer支持三種搜索算法來(lái)滿(mǎn)足不同場(chǎng)景下的使用需求：

Target fMAX，用戶(hù)指定期望的fMAX，啟動(dòng)iXplorer后，iXplorer開(kāi)始嘗試不同約束與選項，直到達到給定的fMAX停止。

Max Loop Count，用戶(hù)指定最多iXplorer嘗試不同約束與選項組合的次數，從給定次數的運行結果中找到最佳實(shí)現結果。

Ending Before Time，用戶(hù)給定最晚結束時(shí)間，iXplorer會(huì )盡可能多的搜索約束與選項的組合，并在給定結束時(shí)間時(shí)停止。例如，用戶(hù)可以設結束時(shí)間為第二天早上八點(diǎn)，然后在下班前啟動(dòng)，第二天上班時(shí)去查看結果。

iXplorer會(huì )用時(shí)序驅動(dòng)的技術(shù)根據頻率目標是否達到來(lái)加強或放松時(shí)序目標，這樣就可以判斷出所指定時(shí)鐘域的最高頻率限制。在優(yōu)化結束后，用戶(hù)可以從iXplorer報告中看到究竟哪種策略和選項對目前的設計是最佳的。

總結

Primace5.0是京微雅格最新發(fā)布的FPGA/CAP設計套件。本文簡(jiǎn)要介紹了Primace5.0包括基于時(shí)序驅動(dòng)的布局布線(xiàn)等新功能，并針對時(shí)序收斂問(wèn)題給出了兩種基于Primace5.0的設計方法。限于篇幅，本文不能盡述Primace5.0對用戶(hù)設計體驗的改變，如果讀者對Primace5.0有任何問(wèn)題、意見(jiàn)或建議，請與京微雅格的銷(xiāo)售支持聯(lián)系。