UltraScale架構DDR4 SDRAM接口的秘密

Adrian Cosoroaba和Terry Magee在本月MemCon上給出了關(guān)于DDR4 SDRAM接口的詳細展示，該演示應用于賽靈思UltraScale All Programmable FPGA上。接口設計將DDR SDRAM提升至2400Mbps甚至以上，同時(shí)降低接口功耗。為了達到這個(gè)目標，賽靈思的工程師們必須將DDR4接口問(wèn)題放在首位。除了設計將DDR4兼容UltraScale I/O PHY，他們從頭設計了DDR4 I/O PHY，然后擴展它的性能并支持其他I/O的需求。結果：基本的13位可編程字節通道，這首先是一個(gè)DDR4 PHY。

如果你來(lái)自SoC的世界，也許不太明白為什么賽靈思需要選擇這樣做。因為當有成千上萬(wàn)甚至百萬(wàn)個(gè)邏輯單元和觸發(fā)器、幾兆的塊RAM和數千個(gè)DSP片時(shí)，由于物理封裝的限制只有數百個(gè)I/O管腳，所以，I/O管腳是稀缺資源。所以，I/O管腳必須可編程且足夠靈活，可覆蓋任何可能的I/O使用范圍，從DDR4-2400 SDRAM驅動(dòng)庫到使LED閃爍以及其他更多的事情。這就是賽靈思為何如此做的原因。對于UltraScale架構的FPGA來(lái)說(shuō)，我們首先實(shí)現了I/O設計的難點(diǎn)——DDR4 PHY，然后再添加一些簡(jiǎn)單的。

結果非常明顯，I/O字節通道架構看來(lái)如此：

UltraScale FPGA I/O字節通道架構

邏輯上下一個(gè)問(wèn)題也許是：“為什么13位?”簡(jiǎn)單的答案是，兩個(gè)這樣的庫涵蓋26位，這是DDR4 命令和地址行要求的。數據行、頻閃和預選要求每個(gè)字節各另外添加11位，這符合新的13位UltraScale I/O庫。. QDR和RL3 DRAM要求12個(gè)I/O行(9個(gè)數據行和2個(gè)時(shí)鐘)，這也符合13位塊結構。任何余下的關(guān)鍵都可編程另作他用。

UltraScale FPGA的52管腳I/O庫封裝4個(gè)13位字節通道以及兩個(gè)PLL和一個(gè)時(shí)鐘模塊，看似如此：

一個(gè)UltraScale 52管腳IO庫

兩個(gè)PLL允許你將個(gè)庫分開(kāi)，這樣就能在你的設計里為兩個(gè)完全不同的目標服務(wù)。