FPGA仿真器與定制硅仿真器的區別

10多年以來(lái)，我一直堅定地支持基于FPGA的硬件仿真系統，并在2013年一直不遺余力地宣傳其優(yōu)勢。自那以后，我已成為精通各類(lèi)硬件仿真專(zhuān)業(yè)知識的顧問(wèn)，但現在來(lái)評論FPGA硬件仿真系統與定制硅硬件仿真系統之間的區別似乎有些姍姍來(lái)遲。

商用FPGA硬件仿真器與定制硅硬件仿真器之間的根本區別在于映射被測設計(DUT)的核心單元。顧名思義，定制硅硬件仿真器是基于定制器件而造，不可用于商業(yè)用途。定制硅硬件仿真器就是采用兩個(gè)不同種類(lèi)當中的一個(gè)來(lái)實(shí)現的。

在第一類(lèi)中，核心單元是專(zhuān)為硬件仿真應用而設計的定制FPGA，但通用FPGA是個(gè)糟糕的選擇。Mentor Graphics提供一種稱(chēng)為Crystal2的此類(lèi)器件，并稱(chēng)之為定制片上硬件仿真器，如圖1。在第二類(lèi)中，核心單元包括大量簡(jiǎn)單的布爾處理器，此類(lèi)處理器在巨大的內存中執行設計數據結構存儲。Cadence供應商稱(chēng)之為“基于處理器的硬件仿真器”。很顯然，定制FPGA硬件仿真器與商用FPGA硬件仿真器具有一些相似之處，但仍然具備獨特的功能。

圖1：Mentor Graphiscs Crystal2“定制片上硬件仿真器”。

定制FPGA硬件仿真器

定制FPGA硬件仿真器由法國初創(chuàng )公司MetaSystems(1996年被Mentor Graphics收購)最先開(kāi)發(fā)并商業(yè)化，采用不同于Xilinx和Altera所提供的獨特FPGA。該硬件仿真器是基于定制硅上仿真器架構，專(zhuān)為涵蓋整個(gè)硬件仿真器(包括可配置單元、局部互連矩陣、嵌入式多端口內存、I/O通道、帶探測電路的調試引擎和時(shí)鐘發(fā)生器)的仿真應用而設計。

這種方法使用了三個(gè)創(chuàng )新點(diǎn)，每個(gè)創(chuàng )新點(diǎn)都可提供獨特的優(yōu)勢：

●可編程單元的內部互連網(wǎng)絡(luò );

●定制FPGA的外部互連網(wǎng)絡(luò )和I/O結構;

●DUT調試引擎。

可編程單元的內部互連網(wǎng)絡(luò )

可編程單元的互連網(wǎng)絡(luò )包括兩個(gè)不同分級層：位于查找表(LUT)及其集群(Cluster)級別的低層;以及更大塊的LUT集群，即所謂的疊塊的高層。

可以用空間類(lèi)推法來(lái)描述低層。假設所有的LUT都位于球體表面上，任何兩個(gè)LUT互連都必須穿過(guò)球體中心，則無(wú)論兩個(gè)LUT位于何處，互連導線(xiàn)的長(cháng)度始終相同。(圖2)。

圖2：描述低層空間類(lèi)推法。

上述類(lèi)推法延伸到更高層級，LUT集群可以分布在更大球體的表面上，并采用相同的方式互連(圖3)。這基本上是一個(gè)重復相同模式的分形圖，從外到內或從內到外移動(dòng)。高層通過(guò)專(zhuān)利結構互連疊塊，提供類(lèi)似于低層固有的優(yōu)勢。

圖3：高層級空間類(lèi)推法。

高層通過(guò)微小的交互開(kāi)關(guān)矩陣(有些類(lèi)似于片上網(wǎng)絡(luò )(NoC)架構)互連疊塊，因此使該結構有別于傳統網(wǎng)格互連網(wǎng)絡(luò )。這種方法可以確保布線(xiàn)可預測、快速和無(wú)擁塞。

此外，時(shí)鐘樹(shù)通過(guò)導線(xiàn)連接到獨立于數據路徑的專(zhuān)用路徑，因而可以預測和重復時(shí)序，并通過(guò)構造防止時(shí)序違規行為，因為數據路徑比時(shí)鐘路徑更長(cháng)。不可預測的時(shí)序和保持時(shí)間違規行為會(huì )破壞商用FPGA的可用性。

與商用FPGA的結構相比，定制方法可以確保時(shí)序的確定性和可重復性。該方法消除了布局約束，確保實(shí)現簡(jiǎn)單的布線(xiàn)和快速的編譯(圖4)。

圖4：商用FPGA與定制的對比。

多層互連網(wǎng)絡(luò )對高容量進(jìn)行權衡，現可用于最大的FPGA，并支持快速和無(wú)擁塞的FPGA布局和布線(xiàn)(PR)?？梢栽诩s五分鐘內對一個(gè)定制FPGA進(jìn)行布局布線(xiàn)。即使將最大FPGA的填充率降低至50%或以下，PR仍可能需要幾個(gè)小時(shí)。

毫無(wú)疑問(wèn)，與使用當前市場(chǎng)上最大的商用FPGA相比(例如Xilinx Virtex-7 XC7V2000T)，映射10億ASIC等效門(mén)設計將需要更多的定制FPGA器件。實(shí)際差異可能會(huì )小于通過(guò)比較內部資源(例如LUT)估算的結果，因為定制FPGA的利用率接近100%，而商用FPGA則為50%左右。

以下因素有助于減輕容量差距：內置的VirtualWire邏輯(用于I/O數最大化而不是消耗LUT);內置的調試引擎(節約留給DUT映射的寶貴的可配置資源);以及一個(gè)有效的布線(xiàn)器。

這兩種技術(shù)都受益于在多個(gè)PC分配PR，但定制方法仍然具有優(yōu)勢。在一系列定制FPGA上對10億ASIC等效門(mén)設計進(jìn)行布局和布線(xiàn)(在大型模擬場(chǎng)進(jìn)行操作)可能需要30分鐘。在一系列較小的Xilinx Virtex-7上對相同的設計進(jìn)行布局和布線(xiàn)將需要幾個(gè)小時(shí)。

擁有了該技術(shù)，定制FPGA硬件仿真器供應商可以管控運營(yíng)，優(yōu)化和定制PR軟件，而這是商用FPGA硬件仿真器供應商無(wú)法做到的。因為后者受FPGA廠(chǎng)商支配。

片上硬件仿真器的外部互連網(wǎng)絡(luò )

片上硬件仿真器的外部互連網(wǎng)絡(luò )是基于所謂的VirtualWire技術(shù)。借助VirtualWire，FPGA集合會(huì )自動(dòng)編譯為一個(gè)巨大的FPGA，該FPGA不會(huì )受到可破壞通過(guò)傳統方式互連的一系列等效FPGA的潛在時(shí)序問(wèn)題的影響。該技術(shù)在開(kāi)發(fā)時(shí)僅可用于采用商用FPGA的硬件仿真器?，F在，相同的技術(shù)已嵌入到片上硬件仿真器。

VirtualWire是基于多個(gè)再綜合流程(時(shí)序、存儲器、互連)，此類(lèi)流程將DUT轉換為映射到一系列定制片上硬件仿真器器件的功能等效的設計。

時(shí)序再綜合使用正確性維護轉換來(lái)重新定時(shí)用戶(hù)的設計，通過(guò)引入單個(gè)高速時(shí)鐘來(lái)保護其免受不準確的FPGA延遲。此外，還消除了傳統硬件仿真系統的保持時(shí)間問(wèn)題。

存儲器再綜合實(shí)現低成本實(shí)施各類(lèi)存儲器(包括寬多端口RAM)，無(wú)需構建定制存儲卡或使用FPGA存儲器。多路復用和存儲器共享支持使用快速且便宜的常見(jiàn)SRAM芯片進(jìn)行存儲器硬件仿真。

互連再綜合通過(guò)在器件固定和有限數量的I/O管腳上增加傳輸中的I/O信號數，來(lái)擴展器件間的通信帶寬，并以最大速度進(jìn)行連接。最終結果是，器件利用率顯著(zhù)提高到約100%，避免擁塞并維護DUT完整性。

在每個(gè)I/O管腳增加I/O信號類(lèi)似于在FPGA原型板上實(shí)施I/O數最大化的方法。

VirtualWire實(shí)現更為復雜。該技術(shù)：

●通過(guò)保證局部時(shí)序正確性實(shí)現全局時(shí)序正確性和系統可擴展性;

●提供為所有觸發(fā)器計時(shí)的虛擬時(shí)鐘，分配單個(gè)同步低偏移時(shí)鐘;

●信號布線(xiàn)和調度受編譯器控制，因為信號必須通過(guò)已知數量的FPGA。

VirtualWire實(shí)現還擴展了帶寬，從而可提高FPGA和導線(xiàn)的利用率。多路復用技術(shù)可以擴展各級封裝的互連帶寬，從FPGA間和板間到機箱間，使得分區更容易。

此外，還提供相同的多路復用技術(shù)來(lái)訪(fǎng)問(wèn)存儲器。通過(guò)對數據總線(xiàn)進(jìn)行多路復用，可以使用常見(jiàn)的SRAM芯片構建寬存儲器?？梢允褂肧RAM芯片實(shí)施多端口存儲器?？梢栽诓季€(xiàn)和調度步驟中整合存儲器調度。

集成設計調試功能

第三個(gè)創(chuàng )新涉及定制方法的集成設計調試功能。該方法是基于在芯片內部實(shí)施的實(shí)時(shí)智能數據捕獲和安裝在仿真板上每個(gè)芯片旁邊的跟蹤存儲器，可以確保監控DUT的所有單元。這是通過(guò)構造而非編譯內部探頭實(shí)現的。并且還避免了硬件仿真速度下降。

通過(guò)將所有LUT和嵌入式存儲器輸出連接到硅中片上信號探測電路實(shí)現全面監控，無(wú)需在編譯時(shí)進(jìn)行布線(xiàn)。探測電路依次將探測數據定向到快速內存芯片庫，該庫耦合到安裝在仿真板上的定制片上硬件仿真器器件。這樣就可預留布線(xiàn)資源來(lái)構建設計圖片，提高可重新配置硬件的效率(圖5)。

圖5：預留布線(xiàn)資源來(lái)構建設計圖片，提高可重新配置硬件的效率。

通過(guò)集成觸發(fā)機制和帶圖形路徑瀏覽器的內置邏輯分析儀來(lái)增強設計調試功能，以加快識別難以發(fā)現的缺陷。默認情況下，片上硬件仿真器啟用了觸發(fā)寄存器、強制與解除(force/release)、內存/寄存器讀寫(xiě)以及斷點(diǎn)保存與恢復。

片上硬件仿真器的缺點(diǎn)

遺憾的是，與最大的商用FPGA相比，定制方法也有缺點(diǎn)，因為定制芯片的容量密度較低。一個(gè)缺點(diǎn)是，要映射任何給定的設計尺寸，硬件仿真器將需要更多的FPGA，從而導致物理尺寸更大、重量更重。

粗略地講，與具有相同設計容量的商用FPGA硬件仿真器相比，尺寸大一個(gè)數量級。重量約重5倍。功耗約高4倍以上，雖然比例較低。

商用FPGA硬件仿真器的原始時(shí)鐘速度更快。據公開(kāi)數據顯示，似乎比片上硬件仿真器快兩倍。同樣，這源于兩種芯片的容量差異。事實(shí)上，具有更大容量的現成FPGA可以容納設計的更大部分，并支持更少的器件以適應整個(gè)設計。最終結果是，互連導線(xiàn)更短，傳播延遲更快。

但是，若要利用這種功能，則耗時(shí)的手動(dòng)分區始終是必要的。如果沒(méi)有優(yōu)化分區和消除跳距——即組合導線(xiàn)跨越多個(gè)FPGA——那么在商用FPGA硬件仿真器中，仿真速度可能會(huì )下降。原始速度是一回事。真實(shí)環(huán)境中的實(shí)際性能/帶寬則是另一回事。