JESD204B轉換器內確定性延遲解密

對于需要一系列同步模數轉換器(ADC)的高速信號采樣和處理應用，轉換器具有去相位偏移和匹配延遲變化的能力至關(guān)重要。圍繞該特性展開(kāi)的系統設計極為關(guān)鍵，因為從模擬采樣點(diǎn)到處理模塊之間的任何延遲失配都會(huì )使性能下降。對于交織處理而言，樣本對齊同樣必需，其中，一個(gè)轉換器樣本超前另一個(gè)樣本一小部分時(shí)鐘周期。

JESD204B第三代高速串行轉換器接口的一個(gè)重要特性是，它能夠確立系統中每個(gè)轉換器的確定性延遲。正確理解并利用該特性，便可在單系統中針對多個(gè)ADC創(chuàng )建同步或交織采樣系統。

由于確定性延遲是相對較新的轉換器接口特性，系統設計人員經(jīng)常在如何建立該特性、目標信號，以及如何針對同步或交織處理實(shí)現該特性等方面存有諸多疑問(wèn)。下文將針對多個(gè)JESD204B轉換器與FPGA一同采樣，并具有確定性延遲的系統設計的一些常見(jiàn)問(wèn)題進(jìn)行解答。

什么是確定性延遲，它在JESD204B中是如何定義的?

JESD204B鏈路的確定性延遲定義為串行數據從發(fā)送器(ADC或源端FPGA)的并行幀數據輸入傳播至接收器(DAC或接收端FPGA)并行去幀數據輸出所需的時(shí)間。該時(shí)間通常以幀時(shí)鐘周期的精度或以器件時(shí)鐘進(jìn)行測量。

JESD204B的確定性延遲規格沒(méi)有考慮到ADC模擬前端內核或DAC后端模擬內核的情況，它只基于輸入和輸出JESD204B數字幀的數據。不僅兩個(gè)有源器件在這種延遲計算中作為函數使用，與兩個(gè)器件接口的空間信號路由也將作為函數參與計算。這意味著(zhù)，在多轉換器系統中，每條鏈路的確定性延遲可能較大或較小，這具體取決于JESD204B通道路由的空間長(cháng)度及其各自的延遲情況。接收器的緩沖器延遲有助于彌補路由造成的延遲差異(圖1)。

圖1：兩個(gè)JESD204B器件之間的確定性延遲取決于三個(gè)方面：發(fā)送器成幀器到輸出端的延遲、空間路由延遲和輸入端到解幀器的接收器延遲。來(lái)自同一個(gè)系統中兩個(gè)不同ADC的數據可能各自具有獨特的確定性延遲。

與簡(jiǎn)單的串行鏈路配置不同—比如低壓差分信號(LVDS)—JESD204B接口將數據樣本打包為定義幀。幾個(gè)或多個(gè)樣本的每一個(gè)幀邊界在鏈路握手或初始通道對齊序列(ILAS)階段均由來(lái)自發(fā)送器的特殊控制字符標記。更大的已定義幀群—稱(chēng)為多幀—在ILAS階段同樣采用相應的控制字符標記。但是，該序列完成后便不再需要控制字符，并且可以獲取鏈路的全帶寬。幀邊界和多幀邊界分別與幀時(shí)鐘和多幀時(shí)鐘重合。

JESD204B子類(lèi)對于確定性延遲意味著(zhù)什么?

JESD204B協(xié)議的三個(gè)子類(lèi)定義了鏈路的確定性延遲。子類(lèi)0向后兼容JESD204和JESD204A，不支持確定性延遲。子類(lèi)1通過(guò)使用稱(chēng)為SYSREF的系統參考信號支持確定性延遲。子類(lèi)2通過(guò)對～SYNC信號的雙重使用支持確定性延遲，并同樣允許接收器初始化握手ILAS例程。將SYSREF與～SYNC相對于時(shí)鐘精確對齊的能力決定了目標系統所需的子類(lèi)。

確定性延遲如何用作多個(gè)轉換器的采樣對齊?

對于子類(lèi)1轉換器實(shí)現而言，幀時(shí)鐘和多幀時(shí)鐘將于出現系統參考邊沿(SYSREF)時(shí)在每個(gè)器件內部對齊。當檢測到SYSREF邊沿時(shí)，這些時(shí)鐘與該點(diǎn)時(shí)間對齊。由于這些時(shí)鐘對每個(gè)器件而言都是內部的，它們在發(fā)送器內的邊界可利用控制字符在串行鏈路上進(jìn)行通信。

每個(gè)接收器可相對其自身同名時(shí)鐘并相對所有發(fā)送器隱含解碼發(fā)送器幀和多幀時(shí)鐘布局。這使得接收器可以利用緩沖器延遲對較早到達的數據樣本去偏移，從而與數據最后到達的鏈路相匹配(圖2)。

圖2：在JESD204B發(fā)送器內，樣本于時(shí)鐘鎖存系統參考(SYSREF)邊沿后對齊幀和多幀時(shí)鐘。為直觀(guān)起見(jiàn)，本文定義的多幀僅由8個(gè)樣本組成。

對于同步采樣而言，這些數據鏈路可在FPGA內按時(shí)間排列。對于交織采樣而言，每個(gè)鏈路都能以其對應的相對相位延遲進(jìn)行偏置?？赏ㄟ^(guò)測量從接收器多幀時(shí)鐘邊沿到每個(gè)對應鏈路的多幀控制字符的時(shí)間延遲，對每個(gè)鏈路的確定性延遲加以識別。此處需注意，每個(gè)鏈路的確定性延遲必須小于一個(gè)多幀時(shí)鐘周期(圖3)。

圖3：利用緩沖器延遲，來(lái)自四個(gè)JESD204B發(fā)送器并以多幀形式出現的樣本能與接收器中的多幀時(shí)鐘對齊。

確定性延遲是否等同于總轉換器延遲?

ADC的總延遲表示其輸入一個(gè)模擬樣本、處理并從器件輸出數字信號所需的時(shí)間。類(lèi)似地，DAC的總延遲表示從數字樣本數據輸入器件直到輸出相應模擬樣本的時(shí)間。通常，對這兩者都以采樣時(shí)鐘周期的精度進(jìn)行測量，因為它們與頻率有關(guān)。它只是單個(gè)轉換器器件內模擬處理架構函數的一部分。這在原理上與JESD204B鏈路實(shí)現中描述的確定性延遲的定義有所不同，該延遲是三個(gè)器件的函數。

對齊多個(gè)轉換器的去偏移預算最大是多少?

在ILAS處理階段，發(fā)送器發(fā)送多幀控制字符，標記多幀時(shí)鐘邊界。接收器識別這些字符，并創(chuàng )建自有局部多幀時(shí)鐘，該時(shí)鐘與上游鏈路的所有發(fā)送器對齊。對于采用多個(gè)接收器的大型陣列系統，多幀時(shí)鐘同樣需在所有這些器件中對齊。因此，任意轉換器鏈路的確定性延遲都不可超過(guò)單個(gè)多幀時(shí)鐘周期。這是鏈路上的總去偏移時(shí)間預算。

多幀時(shí)鐘的持續時(shí)間通常為采樣時(shí)鐘周期的數十倍。它甚至還能通過(guò)設置參數變量，在鏈路握手期間調節為更長(cháng)或更短。

該特性能否在A(yíng)DC或DAC上正確對齊至同樣的模擬采樣點(diǎn)，或者有沒(méi)有其他要求?

確定性延遲按照以JESD204B成幀器樣本為順序的時(shí)間點(diǎn)，提供樣本對齊方式。除此時(shí)間之外，ADC還將具有更多延遲時(shí)鐘周期，可用來(lái)處理來(lái)自JESD204B成幀器之前的前端模擬樣本。轉換器供應商必須指定該時(shí)間周期位于成幀器之前，長(cháng)度為時(shí)鐘長(cháng)度。相反，解幀器處理樣本并以模擬形式輸出后，DAC將需要額外的時(shí)鐘周期。

在有效模擬樣本數據可用以前，對齊過(guò)程需多長(cháng)時(shí)間?

SYSREF邊沿發(fā)送至轉換器和FPGA，將開(kāi)啟對齊過(guò)程。此事件后，需要完成多個(gè)多幀時(shí)鐘周期以及ILAS序列，才能獲取有效樣本數據。這與許多采樣時(shí)鐘周期的相對時(shí)間等效。特定的持續時(shí)間可能取決于轉換器內部JESD204B內核的特有確定性延遲，該數據由供應商提供。在該時(shí)間內，鏈路關(guān)斷，不傳輸有效數據。在絕對時(shí)間內，持續時(shí)間將是采樣時(shí)鐘頻率的函數。

對于系統設計而言，實(shí)現同步采樣最大的挑戰在哪里?

在子類(lèi)1中，實(shí)現低至樣本級的同步或交織處理所遇到的最大挑戰之一是，能夠在多個(gè)轉換器中按序對齊SYSREF的使能邊沿。此外，每個(gè)SYSREF邊沿都要滿(mǎn)足其對應采樣時(shí)鐘的建立和保持時(shí)間要求。這將消耗一部分可用的時(shí)序裕量。主動(dòng)、獨立地偏移SYSREF和時(shí)鐘之間的精細相位將有助于實(shí)現轉換器上的時(shí)序收斂。

SYSREF是單次事件還是重復事件?每種情況下分別需要了解什么?

SYSREF對齊邊沿可以是單次脈沖、周期信號、帶隙周期信號或重復非周期信號。它將根據系統的需要，以及源端的時(shí)鐘與SYSREF之間的相位偏斜時(shí)序靈敏度而定。對于重復SYSREF信號而言，幀和多幀時(shí)鐘將在每次事件發(fā)生時(shí)重新對齊。但是，由于目標是保持一組對齊的時(shí)鐘，重復周期SYSREF信號的使能邊沿應當在多幀時(shí)鐘邊界下降。由于時(shí)鐘應當已經(jīng)在第一個(gè)SYSREF邊沿后對齊，因此這樣可以防止不必要的重復對齊。

周期性SYSREF信號的一個(gè)不利影響就是可能會(huì )耦合至目標模擬信號。這便是為什么不建議始終采用周期信號，僅在萬(wàn)不得已時(shí)才使用它的原因。如果使用了周期性SYSREF，則必須仔細地將其與ADC模擬前端正確隔離。

SYSREF偏斜調節至單時(shí)鐘周期以?xún)鹊姆椒ㄓ心男?

理想情況下，用于每個(gè)轉換器和FPGA的SYSREF和時(shí)鐘可精確路由，其時(shí)序裕量滿(mǎn)足所有器件的苛刻建立時(shí)間和保持時(shí)間要求。但隨著(zhù)高性能轉換器采樣速度的不斷增長(cháng)，僅通過(guò)精密印刷電路板(PCB)路由已無(wú)法始終滿(mǎn)足時(shí)序收斂要求。不同器件的引腳間差異以及電源和溫度漂移會(huì )在高速轉換器陣列上產(chǎn)生一個(gè)相對大的時(shí)序偏移?？赡苄枰呒墪r(shí)序調節功能來(lái)提供主動(dòng)SYSREF相位偏移。

例如，來(lái)自ADC的警報可以識別SYSREF邊沿是否在建立和保持阻擋時(shí)序窗口中被鎖存。如果確實(shí)如此，那么對于哪個(gè)時(shí)鐘邊沿(時(shí)鐘[N]或時(shí)鐘[N+1])用于時(shí)序參考將存在不確定性。取決于何處檢測到SYSREF邊沿，相對于SYSREF的采樣CLK邊沿相位在時(shí)鐘源處可能存在延遲，以保持滿(mǎn)足建立和保持時(shí)間要求的有效時(shí)序條件。

另一種方法是利用采樣時(shí)鐘的下一個(gè)下降沿(而非上升沿)來(lái)獲取相位裕量的半周期。系統中的所有轉換器均能以這種方式進(jìn)行調整，前提是時(shí)鐘源針對相應的SYSREF和CLK具有獨立的相位調整(圖4)。

圖4：如需在高速下達到低至樣本級的對齊性能，則滿(mǎn)足相對于輸入時(shí)鐘的SYSREF的建立和保持時(shí)間要求可能有難度。能夠在相位的早期階段偏移每一個(gè)SYSREF輸入以防建立時(shí)間出現偏差(相對于其CLK)，有助于滿(mǎn)足系統中多個(gè)轉換器的時(shí)序收斂要求。

支持子類(lèi)1和子類(lèi)2的轉換器需要使用確定性延遲功能嗎?

如JESD204B規格定義，子類(lèi)1和子類(lèi)2是支持確定性延遲的僅有子類(lèi)。在子類(lèi)1中，SYSREF信號定義確定性延遲。在子類(lèi)2中，～SYNC信號定義該延遲。但是，某些轉換器供應商創(chuàng )建了子類(lèi)0實(shí)現，用來(lái)支持樣本對齊的同步方案。這種情況下將不使用轉換器和FPGA之間的多幀時(shí)鐘對齊步驟。

利用附加的輔助信息(稱(chēng)為控制位)，可在樣本級采用時(shí)間戳機制標記SYSREF的出現情況。與SYSREF邊沿重合的每一個(gè)樣本均以唯一控制位標記。在FPGA內，所有擁有此時(shí)間戳的鏈路可以延遲至等于最長(cháng)路徑然后互相對齊，與轉換器之間的延遲差別無(wú)關(guān)(圖5和圖6)。

圖5：利用SYSREF控制位時(shí)間戳，在一個(gè)FPGA處理模塊內可實(shí)現子類(lèi)0中的樣本對齊，而與模擬輸入到JESD204B輸出之間的多個(gè)ADC上的實(shí)際延遲差異無(wú)關(guān)。

圖6：利用附加的控制位作為觸發(fā)器(紅色，標記為與前端模擬輸入重合)，則FPGA可以對齊具有不同延遲的信號鏈樣本。

總結

雖然確定性延遲是JESD204B中較為復雜的一項特性，但若善加利用，便可成為高性能信號處理系統設計中的一項強大特性。來(lái)自ADC陣列的樣本可通過(guò)緩沖器延遲在FPGA內部對齊并去偏移，從而實(shí)現同步或交織采樣。JESD204B子類(lèi)識別對于理解系統的時(shí)序對齊能力非常重要。系統ADC的SYSREF和CLK輸入引腳處的時(shí)序收斂對于實(shí)現樣本的時(shí)間對齊而言極為關(guān)鍵。