基于FPGA和Si4463的跳頻語(yǔ)音通信系統設計與實(shí)現

跳頻通信作為擴頻通信的一種，具有抗干擾、抗截獲以及多址組網(wǎng)等優(yōu)點(diǎn)，在現代軍事通信尤其是戰術(shù)抗干擾電臺中獲得了廣泛的應用。近年來(lái)，跳頻通信技術(shù)在民用通信系統中的應用也越來(lái)越廣泛，例如GSM、無(wú)線(xiàn)局域網(wǎng)、Bluetooth等應用了跳頻技術(shù)，礦井救援通信系統使用了跳頻通信的組網(wǎng)能力應對災變現場(chǎng)的復雜環(huán)境，語(yǔ)音電臺也常常使用跳頻通信來(lái)保證語(yǔ)音信號安全可靠地傳輸。

本文首先對跳頻通信系統抗干擾性能進(jìn)行理論分析，使用Matlab/Simulink仿真工具搭建跳頻通信系統模型，仿真獲得系統抗全頻帶干擾和抗跟蹤式干擾性能。接著(zhù)設計并實(shí)現了一個(gè)跳頻語(yǔ)音通信系統，其基于FPGA和Silicon Labs公司的通用射頻收發(fā)芯片Si4463。文中側重描述了跳頻語(yǔ)音通信系統整體設計架構，通用射頻芯片Si4463的主要性能參數、外圍電路以及芯片配置流程，并給出系統實(shí)現后的主要指標測試結果。本文設計的跳頻語(yǔ)音通信系統，可以滿(mǎn)足復雜環(huán)境下安全可靠的民用語(yǔ)音通信需求;同時(shí)，系統采用一種簡(jiǎn)化的基于TOD的跳頻同步方案，直接使用本地計數器代替精確時(shí)間產(chǎn)生模塊(例如GPS模塊)，降低跳頻同步復雜性，節約硬件資源和成本。

1 跳頻抗干擾性能仿真分析

跳頻通信的抗干擾能力通常用跳頻處理增益來(lái)表示，而對于不同的干擾方式，跳頻通信系統的跳頻處理增益也不同。

1)對于全頻帶干擾來(lái)說(shuō)，跳頻處理增益為：

其中，Bs為單頻點(diǎn)信號帶寬，Bw為跳頻信號總帶寬。提高跳頻信號總帶寬并減小單頻點(diǎn)信號帶寬，可以有效提高抗全頻帶干擾能力。

2)對于單頻帶干擾來(lái)說(shuō)，跳頻處理增益為：

GFH=10lgN (2)

其中，N為跳頻頻點(diǎn)數。因此，增加跳頻頻點(diǎn)數，可以有效提高跳頻通信抗干擾能力。

3)對于跟蹤式干擾，跳頻處理增益為：

其中，TH為跳頻駐留時(shí)間，Tt為頻率跟蹤占用時(shí)間。跳頻駐留時(shí)間越短，頻率跟蹤時(shí)間越長(cháng)，則跳頻處理增益越大。因此，提高跳頻通信的跳速，可以有效提高抗干擾能力。

1.1 抗全頻帶干擾性能分析

為了分析跳頻通信系統抗干擾能力，使用Matlab/Simulink仿真工具搭建跳頻通信系統仿真模型(圖1)，重點(diǎn)仿真跳頻系統處于全頻帶干擾下的誤碼率和信道中信噪比的關(guān)系。

對于采用BFSK調制方式的跳頻通信系統實(shí)施全頻帶干擾，其誤碼率為：

其中，Eb為信號每比特功率，No為白噪聲功率譜密度，NJ為干擾噪聲功率譜密度。圖2給出了全頻帶干擾下跳頻通信系統的誤碼率曲線(xiàn)。

圖2可見(jiàn)，在干擾噪聲功率較小，信噪比較大時(shí)，全頻帶噪聲干擾對跳頻通信系統的干擾并不明顯，在信噪比為15 dB時(shí)，系統誤碼率為10-6數量級，系統語(yǔ)音通信基本不受影響。隨著(zhù)信噪比的減小，當信噪比為0d B時(shí)，系統誤碼率上升到23%，通信受到嚴重干擾。對于全頻帶干擾，由于干擾噪聲分布在很寬的帶寬范圍內，所以干擾噪聲功率譜密度一般較小。如果想對系統通信實(shí)現明顯干擾作用，則信噪比至少在0 dB以下，這對全頻帶噪聲干擾功率要求很高，所以跳頻通信系統對全頻帶噪聲干擾可以起到顯著(zhù)的抗干擾作用。

1.2 抗跟蹤式干擾性能分析

對于跟蹤式干擾，可以通過(guò)提高跳速提升抗干擾能力。

假如發(fā)射端到接收端的距離為d1，跟蹤式干擾源距發(fā)射端和接收端分別為d2和d3，顯然d1

其中，c為光速。

假設干擾信號和有用信號的路徑差為30 km，則△t=100μs。若跳頻通信系統跳速為10 000 hop/s，其跳隙時(shí)長(cháng)為100μs，在同頻干擾來(lái)到時(shí)，通信頻率已經(jīng)跳到下一個(gè)頻點(diǎn)，此干擾源對跳頻系統基本無(wú)效。同樣以美國的JTIDS(Joint Tactieal Information Distribution Sys tem)系統為例，其跳速最高可達76 923 hop/s，只要干擾源和有用信號的路徑差大于3.9 km，則跟蹤式干擾對其無(wú)效。

實(shí)際系統中，對于跟蹤式干擾源，其轉發(fā)同頻干擾肯定需要一定的響應時(shí)間，考慮該響應時(shí)間，跳頻系統抗跟蹤式干擾效果更好。

2 基于TOD的跳頻同步原理

2.1 基于TOD的跳頻同步方法

由于跳頻通信的頻率需要不斷跳變，所以通信雙方如何保持同步是跳頻系統最關(guān)鍵的問(wèn)題。采用基于時(shí)間信息(Time of Day，TOD)的跳頻同步方法是基于精確時(shí)鐘法、同步頭法、自同步法提出的一種綜合的同步方法。TOD就是跳頻系統的實(shí)時(shí)時(shí)鐘信息，實(shí)時(shí)時(shí)鐘信息包括年、月、日、時(shí)、分、秒、毫秒、微秒等。

基于TOD的跳頻同步方法通過(guò)將攜帶有時(shí)間信息的同步頭置于跳頻信號的最前面，接收端從同步頭中捕獲到同步信息后，調整本地跳頻序列發(fā)生器，從而使收發(fā)雙方實(shí)現同步。收發(fā)雙方的偽隨機碼和產(chǎn)生跳頻圖案的方法是一致的，不同的只是時(shí)間信息TOD。TOD以每一跳的時(shí)間為單位，由于收發(fā)端的時(shí)鐘精度不可能一致，經(jīng)過(guò)一段時(shí)間后兩者的TOD就會(huì )有差異。因此，發(fā)射端需要定期發(fā)送的同步信息，接收端可以從同步信息中提取發(fā)射端的TOD，然后修正自己的TOD。這種方法同步時(shí)間快，同步概率大，隨機性能好，能夠滿(mǎn)足跳頻通信的各種要求。

2.2 一種簡(jiǎn)化的基于TOD的跳頻同步方法

傳統的基于TOD的跳頻同步方法，需要專(zhuān)門(mén)的絕對精確時(shí)間生成模塊(例如GPS模塊)，用于產(chǎn)生TOD。

本文提出一種簡(jiǎn)化的跳頻同步方法，直接通過(guò)系統內部的計數器獲得相對時(shí)間值作為T(mén)OD，降低系統跳頻同步復雜性，節約硬件資源和成本。

系統發(fā)射端和接收端均具有一個(gè)分級計數器，用于生成本地TOD，通過(guò)反饋移位寄存器生成頻點(diǎn)，并形成跳頻圖案。分級計數器包括時(shí)鐘計數器、時(shí)隙計數器和幀計數器。時(shí)鐘計數器用于記錄每個(gè)時(shí)隙內的時(shí)鐘個(gè)數;時(shí)隙計數器根據時(shí)鐘計數器的進(jìn)位標記進(jìn)行計數，記錄每一幀內的時(shí)隙個(gè)數;幀計數器用于記錄幀號，作為本地TOD值。

系統數據幀被劃分為若干個(gè)時(shí)隙進(jìn)行發(fā)送，包括1個(gè)同步時(shí)隙和若干個(gè)業(yè)務(wù)時(shí)隙。同步時(shí)隙數據包中存放發(fā)射端TOD，業(yè)務(wù)時(shí)隙數據包中存放需要傳輸的有效語(yǔ)音數據。同步時(shí)隙期間，接收端接收到來(lái)自發(fā)射端的TOD，對本地TOD進(jìn)行校正，對分級計數器進(jìn)行清零，并使用接收到的TOD值作為反饋移位寄存器的初始值。在業(yè)務(wù)時(shí)隙期間，發(fā)射端和接收端通過(guò)各自的反饋移位寄存器移位更新頻點(diǎn)，保證收發(fā)兩端的跳頻圖案一致，實(shí)現跳頻同步。

3 跳頻語(yǔ)音通信系統設計與實(shí)現

3.1 系統總體結構

為實(shí)現跳頻語(yǔ)音通信，設計一種基于FPGA和Si4463的跳頻語(yǔ)音通信系統，圖3給出了系統總體結構。

在發(fā)射端，首先通過(guò)麥克風(fēng)輸入語(yǔ)音信號，然后使用音頻A/D芯片將模擬語(yǔ)音信號轉化為數字信號，接著(zhù)使用DSP對語(yǔ)音信號進(jìn)行基于G723.1語(yǔ)音編碼標準的編碼，然后在FPGA中對數據按照幀結構進(jìn)行組包、加擾、卷積編碼、交織等一系列處理后通過(guò)射頻芯片跳頻發(fā)射出去。

在接收端，將射頻芯片接收到的數據包先進(jìn)行解交織、Viterbi譯碼和解擾處理，然后按照幀結構將數據解析出來(lái)。語(yǔ)音數據包通過(guò)DSP進(jìn)行G723.1語(yǔ)音解碼，并通過(guò)音頻D/A芯片轉化為語(yǔ)音后通過(guò)耳機輸出。

系統采用了一種簡(jiǎn)化的基于TOD的跳頻同步方法，在發(fā)射端和接收端，均通過(guò)FPGA中分級計數器生成TOD，實(shí)現跳頻同步。

3.2 Si4463電路設計

系統使用Silicon Labs公司最新的高性能低功耗射頻收發(fā)芯片Si4463，其主要性能參數如下：

1)頻率范圍：119～1 050 MHz;

2)接收靈敏度：-126dBm@500bps，-106dBm@100kbps，-88dBm@1Mbps;

3)調制方式：(G)FSK、4(G)FSK、(G)MSK、OOK;

4)最大輸出功率：20 dBm;

5)低功耗：13mA@RX，18mA@TX(10dBm);

6)數據速率：100 bps～1 Mbps;

7)供電電壓：1.8～3.3 V。

圖4給出Si4463外圍電路圖。

Si4463輸入端在不同頻率時(shí)呈現不同的阻抗特性，為了降低輸入駐波，需要使用匹配電路進(jìn)行輸入阻抗匹配。不同頻率應用時(shí)匹配電路取值不同，實(shí)際應用可以使用矢量網(wǎng)絡(luò )分析儀進(jìn)行阻抗特性測試并進(jìn)行匹配，也可以參考以下典型頻率時(shí)阻抗匹配電路取值。

3.3 Si4463收發(fā)配置流程

圖3可見(jiàn)，數據經(jīng)過(guò)FPGA處理以后通過(guò)Si4463采用跳頻的方式發(fā)射出去。FPGA通過(guò)SPI接口對Si4463進(jìn)行配置，使用一個(gè)有限狀態(tài)機模擬配置命令的順序執行，圖5給出了配置模塊框圖。

Si4463配置的具體流程見(jiàn)圖6(a)、(b)所示。按照Si4463正常的工作流程，在接收數據循環(huán)中，接收端應該先將本次接收到的數據包從Si4463的FIFO中讀出，然后再對Si4463配置下一個(gè)頻點(diǎn)。為了最大限度地提高跳速，在系統接收到一包數據以后，先對Si4463配置下一個(gè)頻點(diǎn)，然后再從Si4463的FIFO中讀出這包數據。這樣可以讓系統讀取本包數據和接收下一包數據兩個(gè)過(guò)程并行進(jìn)行，縮短時(shí)間，提高跳速。

3.4 系統測試結果

系統設計并實(shí)現后，進(jìn)行了射頻頻譜、跳速及接收靈敏度等性能指標測試，以及實(shí)際環(huán)境的語(yǔ)音通信測試。實(shí)測獲得系統主要參數如下：

1)工作頻段：434 MHz，可配置;

2)調制方式：GFSK;

3)跳頻頻點(diǎn)數：16;

4)跳頻總帶寬：≥5 MHz;

5)跳頻速率：≥150 hop/s;

6)接收靈敏度：≤-104 dBm@75 kbps。

測試結果顯示，所設計的跳頻語(yǔ)音通信系統性能指標與Si4463給出的指標相當;在實(shí)際環(huán)境測試中，語(yǔ)音通信性能優(yōu)越，系統抗于擾性能良好，達到了系統設計各項指標要求，可以滿(mǎn)足語(yǔ)音通信需求。

4 結束語(yǔ)

本文設計了一個(gè)跳頻語(yǔ)音通信系統，采用了一種簡(jiǎn)化的基于TOD的跳頻同步方法，并基于FPGA和Si4463實(shí)現。實(shí)測結果表明，該跳頻語(yǔ)音通信系統主要指標符合射頻收發(fā)芯片Si4463性能參數，且在實(shí)際環(huán)境測試中，語(yǔ)音通信性能優(yōu)越，達到了系統設計目標。本文設計的跳頻通信語(yǔ)音系統可以滿(mǎn)足復雜電磁環(huán)境下的語(yǔ)音通信需求。