時(shí)間交替ADC系統的實(shí)現

隨著(zhù)現代信息處理系統逐漸向數字化、智能化和寬帶化的方向發(fā)展，ADC系統成為了眾多研究領(lǐng)域的瓶頸，如何在有效地提高系統采樣率的同時(shí)保持較高的采樣精度成為亟需解決的問(wèn)題。除了通過(guò)工藝、電路結構等方面的改進(jìn)設法提高單塊ADC的轉換速度外，通過(guò)時(shí)間交替采樣技術(shù)也是提高轉換速度的一種有效方法。時(shí)間交替采樣采用多片ADC對同一模擬輸入信號進(jìn)行并行交替采樣，從而能夠成倍地提高整個(gè)ADC系統的采樣率，同時(shí)整個(gè)采樣系統的采樣精度可基本保持不變。

本文設計了一個(gè)用兩片AD9480組成的時(shí)間交替ADC系統，電路主要包括前置放大、采樣時(shí)鐘信號產(chǎn)生、基于FPGA的數據采集控制與存儲等幾部分。時(shí)間交替ADC系統實(shí)現時(shí)的主要問(wèn)題是由于每片ADC之間性能的不匹配，會(huì )不可避免地引入通道失配誤差，這些誤差的存在會(huì )導致采樣數據中出現雜波分量，嚴重影響系統性能。為此文章討論了誤差校正方案，針對三種主要的通道適配誤差即偏置誤差、增益誤差及采樣時(shí)間誤差，給出了校正方案，并在Matlab中對采集到的數據進(jìn)行了驗證，結果表明經(jīng)過(guò)校正，通道誤差能得到較好的消除。

1 時(shí)間交替采樣系統

時(shí)間交替采樣系統的原理如下圖1所示，利用M片采樣率為fs/M的ADC以一個(gè)固定的時(shí)間間隔依次對同一個(gè)輸入模擬信號進(jìn)行并行交替采樣，相鄰ADC之間的采樣時(shí)間間隔為T(mén)s=1/fs相位之間固定相差360/M度，如下圖2所示。最后，將每片ADC采樣數據拼接成一個(gè)總的采樣數據輸出。經(jīng)過(guò)以上的操作，整個(gè)采樣系統的采樣率可以達到fs，提高為單

片ADC采樣率的M倍。

本文設計的系統采用兩片采樣精度為8bit，最高采樣頻率為250MSPS的AD9480芯片。整個(gè)硬件電路的組成如下圖3所示，主要包括差分放大電路、采樣時(shí)鐘產(chǎn)生和分配電路、ADC采樣電路、FPGA控制電路及電源管理。

1)差分放大電路

前置差分放大電路采用ADI公司生產(chǎn)的AD8351芯片作為差分放大器，這款芯片具備低功耗、低失真、大寬帶的特點(diǎn);并且可以作為單端和差分變換不同增益比的差分輸出，其增益最大可以調到26 dB。設計中單端模擬輸入信號經(jīng)過(guò)差分放大電路后產(chǎn)生共模電平為1.9 V，電壓擺幅為350 mV的模擬LVDS差分信號。

2)時(shí)鐘產(chǎn)生和分配電路

時(shí)鐘產(chǎn)生和分配的設計是時(shí)間交替采樣技術(shù)實(shí)現的關(guān)鍵。設計中采用ADI公司的AD9518—3時(shí)鐘芯片，這款芯片自帶鎖相環(huán)PLL電路;輸出信號為L(cháng)VPECL類(lèi)型高速差分信號，其最高頻率為1.6GHz;同時(shí)該時(shí)鐘芯片能夠產(chǎn)生三對時(shí)間交替時(shí)鐘信號通道，通道之間的時(shí)鐘偏斜在10 ps內，且輸出的時(shí)鐘自身抖動(dòng)要小于225 fs，因此是一款十分理想的時(shí)鐘芯片。設計過(guò)程中利用其兩對時(shí)鐘通道產(chǎn)生幅度相同，相位相反的差分時(shí)鐘信號。

3)ADC采樣電路

ADC采樣電路采用的是AD9480芯片進(jìn)行設計，這款芯片最高采樣率為250MSPS，轉換輸出數字信號為8位，常溫下實(shí)際有效位數典型值可以達到7.6位，是一款十分優(yōu)秀的高性能模數轉換器。在其輸出端不僅輸出LVDS采樣數據，同時(shí)直接將輸入的差分時(shí)鐘做簡(jiǎn)單處理后也送到了輸出端，方便后期對采樣數據的處理。對于LVDS電平在高速電路PCB設計中，進(jìn)行了特殊的“蛇形”走線(xiàn)方式，以減小信號的反射串擾，同時(shí)在差分信號的接收端接入100歐姆的電阻以實(shí)現阻抗匹配。

4)基于FPGA的系統控制

采樣系統利用FPGA進(jìn)行時(shí)鐘芯片AD9518—3的寄存器配置以及對采樣數據進(jìn)行緩存和實(shí)時(shí)觀(guān)測，這里采用ALTERA公司Cyclone III系列的EP3C25Q240C8芯片作為控制單元，這款芯片是一款高性?xún)r(jià)比的FPGA芯片，工作電壓為1.2 V，內部集成了24 624個(gè)邏輯單元;同時(shí)在芯片內部有多達66個(gè)M9K存儲單元，可以被方便的配置成RAM、ROM、FIFO等，因此很容易地實(shí)現數據存儲;另外芯片擁有多達149個(gè)的I/O引腳，內嵌了4個(gè)鎖相環(huán)(PLL)，能夠滿(mǎn)足設計要求。

采用FPGA對整個(gè)系統控制的過(guò)程如下：FPGA上電復位后，對時(shí)鐘芯片AD9518—3寫(xiě)入控制字以便完成時(shí)鐘芯片的寄存器配置，這里的配置過(guò)程即時(shí)鐘芯片產(chǎn)生兩路采樣時(shí)鐘的過(guò)程，經(jīng)過(guò)配置后，產(chǎn)生兩路大小相同，相位相反的差分LVPECL時(shí)鐘信號;同時(shí)采樣時(shí)鐘接入到ADC采樣電路以控制采樣過(guò)程，經(jīng)過(guò)ADC采樣通道后的采樣數據和采樣時(shí)鐘同時(shí)通過(guò)異步FIFO處理，實(shí)現跨時(shí)鐘域的數據傳遞，選取的FIFO深度為256，并將數據緩存到FPGA中，并通過(guò)QuaitusII軟件中內部嵌入式邏輯分析(SignalTap)實(shí)時(shí)觀(guān)測FPGA引腳的采樣數據，判斷采樣過(guò)程是否理想，對于不理想的數據需要重新進(jìn)行采樣;FPGA緩存的數據可進(jìn)一步送到上位機中進(jìn)行誤差分析和校正。

2 通道誤差的校正

對于理想的時(shí)間交替采樣系統，第k路采樣通道的輸出信號表達式為：xk(n)=x(nMTs+kTs)，其中k=0，1，2，…M-1，n為采樣點(diǎn)。然而在實(shí)際工程應用中，由于不同通道的ADC的采樣特性不可能做到完全相同，會(huì )不可避免地產(chǎn)生通道失配誤差，即偏置誤差、增益誤差及采樣時(shí)間誤差。三種通道失配誤差的存在，將會(huì )大大降低系統的性能。設第k路采樣通道的偏置誤差為△ok，增益誤差為△gk，時(shí)間誤差為△tk，則實(shí)際采樣過(guò)程中輸出信號表達式為：

xk(n)=△gk·x(nMTs+kTs+△tk)+Aok，k=0，1，2，…N-1 (1)

對于頻率為f0的輸入信號，這3種誤差在頻域中的表現為：信號的頻譜點(diǎn)在ω0(ω0=2πf0)處，偏置噪聲的頻譜點(diǎn)在k·ωs/M(k=0，1，2，…M-1);增益誤差和時(shí)間誤差的頻譜點(diǎn)在±ω0+(ωs/M)k(k=0，1，2，…M-1)。當采樣系統的輸入頻率和采樣通道數確定后這3種誤差在頻域中對應的頻譜點(diǎn)都是確定，據此可以進(jìn)行有效的估算和校正。

這里通道誤差估算過(guò)程以第一個(gè)采樣通道作為參考，假設該通道不存在增益誤差和時(shí)間誤差，即△Ag0=1，△t0=0。設信號的采樣序列為x(n)，(n=1，2…N-1)，則可以得到序列x(n)的DFT變換為：

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