時(shí)間交替ADC系統的實(shí)現

由(10)可知時(shí)間誤差是由于實(shí)際采樣時(shí)鐘發(fā)生了αk的偏差引起的，由此可以通過(guò)時(shí)域插值運算對實(shí)際采樣點(diǎn)t作一個(gè)t-αk的時(shí)間偏移以達到校正時(shí)間誤差的目的。

3 實(shí)驗結果

根據Cyclone III芯片手冊可以知道EP3C25Q240C8芯片中FIFO最大支持的時(shí)鐘頻率為238 MHz，同時(shí)校正算法中采樣頻率和信號頻率有fs=fo·N/m，因此實(shí)際設計中每個(gè)ADC采樣通道的采樣頻率為200MSPS，整個(gè)系統的采樣率最終達到400 MSPS。

硬件電路設計完成后，在模擬輸入端接入幅值為300 mV，頻率為1 kHz，偏置和相位都為0的正弦信號作為模擬輸入信號，并將FPGA采集到的數據送到Matlab中進(jìn)行數據分析和誤差校正，兩個(gè)通道每個(gè)通道采樣點(diǎn)數為8 000個(gè)點(diǎn)，下圖4中給出了兩路采樣數據以及兩通道采樣數據合并后的采樣數據(只取了其中100點(diǎn)采樣點(diǎn)的局部圖)，可以看到，最后得到的系統采樣數據確實(shí)在相同的采樣點(diǎn)數內，采樣到的數據量為單通道采樣的數據量的兩倍，達到了提高采樣率的目的;同時(shí)，采樣數據確實(shí)存在著(zhù)一定的誤差，這些誤差主要是通道間的失配誤差造成的。

通過(guò)Matlab軟件對采集到的數據進(jìn)行頻譜分析和誤差校正，可以得到如下圖5和6所示的頻譜圖，圖5中所示的是對采集到的數據進(jìn)行頻譜分析，兩個(gè)通道每個(gè)通道采樣點(diǎn)數為8 000個(gè)點(diǎn)，從圖中可以看到得到的3種通誤差點(diǎn)基本上是符合前面推斷的，同時(shí)通道誤差的幅度都比較大，嚴重影響了采樣系統的性能;圖6中所示的是經(jīng)過(guò)誤差算法校正后采樣數據的頻譜圖，可以看到通道誤差基本上得到了校正，系統的信噪失真比和無(wú)雜散波動(dòng)態(tài)范圍都得到了相應的提高。

4 結論

本文利用2片ADC采樣芯片及外圍電路實(shí)現了基于時(shí)間交替采樣技術(shù)的ADC系統，同時(shí)分析了這種時(shí)間交替采樣技術(shù)固有的3種通道誤差以及對ADC系統的影響;通過(guò)Matlab軟件分析采樣數據，觀(guān)察這種系統的頻譜特性，同時(shí)分析通道誤差的估算和校正方法，并對實(shí)際采樣系統系統進(jìn)行了有效地誤差校正;實(shí)驗證明，通過(guò)時(shí)間交替采樣技術(shù)確實(shí)可以有效地提高采樣頻率，同時(shí)其通道誤差可以根據數學(xué)模型進(jìn)行分析進(jìn)而得到有效地校正，從而提高系統的性能。