ULV制程催生下世代物聯(lián)網(wǎng)SoC 功耗降10倍　

超低電壓(ULV)制程將成物聯(lián)網(wǎng)發(fā)展的關(guān)鍵技術(shù)。半導體廠(chǎng)除加緊投入先進(jìn)奈米制程外，亦已積極開(kāi)發(fā)超低電壓制程;相較于現今電壓約1伏特(V)的標準制 程，超低電壓制程可降至0.7或0.3～0.4伏特，讓系統單晶片(SoC)動(dòng)態(tài)功耗縮減一半甚至十分之一，以滿(mǎn)足物聯(lián)網(wǎng)應用對更低耗電量的要求。

工研院資通所生醫與工業(yè)積體電路技術(shù)組低功耗混合訊號部組長(cháng)朱元華表示，面對物聯(lián)網(wǎng)裝置設計挑戰，半導體業(yè)者正積極開(kāi)發(fā)新一代極低功耗的SoC，以發(fā)揮系統 電源最大利用率。由于晶片動(dòng)態(tài)功耗與其工作頻率、電壓平方值息息相關(guān)，因此晶圓代工廠(chǎng)、矽智財(IP)和IC設計業(yè)者也紛紛投入布局超低電壓制程，并分頭 從制程控制和電路設計著(zhù)手，期加速實(shí)現以更低電壓運作，且效能及良率穩定的物聯(lián)網(wǎng)SoC。

據悉，臺積電日前發(fā)布的超低耗電(ULP)技術(shù)平臺，就是由超低電壓制程的設計概念衍伸而來(lái)。該公司率先將標準SoC制程大約落在1、1.2、1.5或 1.8伏特電壓的水準，降低至0.7伏特左右，大 幅縮減一半以上的晶片動(dòng)態(tài)功耗，藉此發(fā)展出0.18微米到16奈米鰭式電晶體(FinFET)等一系列超低耗電制程，協(xié)助客戶(hù)打造更低功耗且整合度更高的 系統元件。

盡管SoC電源效率可望再提升一倍，但臺積電董事長(cháng)張忠謀不諱言，這樣的規格與物聯(lián)網(wǎng)要求還有一段差距，從行動(dòng)世代跨入物聯(lián)網(wǎng) 時(shí)代，半導體產(chǎn)業(yè)至少須達成功耗僅十分之一的制程技術(shù)，方能滿(mǎn)足下游IC設計、模組廠(chǎng)，以及系統業(yè)者提升產(chǎn)品電源效率的殷切需求，促進(jìn)萬(wàn)物聯(lián)網(wǎng)的愿景加速 來(lái)臨。

對此，朱元華指出，針對超低功耗物聯(lián)網(wǎng)SoC，半導體廠(chǎng)除了朝更先進(jìn)的20、16奈米制程邁進(jìn)外，亦須基于晶片動(dòng)態(tài)功耗與電壓平方 成正比的通用算式，進(jìn)一步投資發(fā)展0.3～0.4伏特超低電壓制程，以設計出工作電壓僅0.3伏特，動(dòng)態(tài)功耗也隨電壓下降，等比例降至約十分之一(0.3 伏特平方約0.09伏特)的SoC。

朱元華強調，目前一線(xiàn)晶圓代工廠(chǎng)、電子設計自動(dòng)(EDA)工具商、IP供應商和IC設計業(yè)者皆加碼展 開(kāi)超低電壓制程研究，足見(jiàn)該技術(shù)已蔚為顯學(xué)。為協(xié)助臺商接軌此一設計潮流，卡位物聯(lián)網(wǎng)商機，工研院資通所亦馬不停蹄投入布局超低電壓制程控制、設計方法、 晶片電路和邏輯架構等專(zhuān)利，并已將位準轉換器(Level Shift)、鎖相回路(PLL)等SoC周邊電源管理方案納入考量，全力推動(dòng)超低電壓制程商用腳步。

除搶布專(zhuān)利，幫助臺商掌握先機外， 資通所更致力打造超低電壓制程晶片的創(chuàng )新應用，期吸引更多國內半導體廠(chǎng)聚焦，進(jìn)而拱大技術(shù)發(fā)展規模。朱元華透露，資通所已從三個(gè)層面著(zhù)手，分別勾勒出超低 電壓微控制器(MCU)、能源采集(Energy Harvesting)器和資料轉換器的設計概念。

以MCU為例，目前業(yè)界雖可藉由軟體實(shí)現多元省電模式，但實(shí)際上MCU在各種工作頻率下，仍以相同電壓運行，因此還是有一定的動(dòng)態(tài)功耗;朱元華認為，未來(lái)晶片商導入超低電壓制程，才能在硬體設計層面就大幅降低動(dòng)態(tài)功耗，發(fā)揮更大的節能效益。

此外，資料轉換器在物聯(lián)網(wǎng)裝置不定時(shí)擷取到外界資訊時(shí)，必須不斷開(kāi)啟、關(guān)閉以解析資料再休眠，若透過(guò)制程改善，讓資料轉換器以更低的電壓和頻率啟動(dòng)，對節省系統電源將有莫大助益。