祖父時(shí)代的ADC已成往事：RF采樣ADC給系統設計帶來(lái)諸多好處

　　數據轉換器充當現實(shí)模擬世界與數字世界之間的橋梁已有數十年的歷史。從占用多個(gè)機架空間并消耗大量電能(例如DATRAC 11位50kSPS真空管ADC的功耗為500W)的分立元件起步，數據轉換器現已蛻變?yōu)楦叨燃傻膯涡酒琁C。從第一款商用數據轉換器誕生以來(lái)，對更快數據速率的無(wú)止境需求驅動(dòng)著(zhù)數據轉換器不斷向前發(fā)展。ADC的最新化身是采樣速率達到GHz的RF采樣ADC。

　　早先的ADC設計使用的數字電路非常少，主要用于糾錯和數字驅動(dòng)器。新一代GSPS(每秒千兆樣本)轉換器(也稱(chēng)為RF采樣ADC)利用尖端65 nm CMOS技術(shù)實(shí)現，可以集成許多數字處理功能來(lái)增強ADC的性能。這樣，數據轉換器便從20世紀90年代中期和21世紀早期的大A (模擬)小D (數字)式ADC變身為現在的小A大D式ADC。

　　這并不意味著(zhù)模擬電路及其性能已衰退，而是說(shuō)數字電路的數量已大幅增加，與模擬性能互為補充。這些增加的特性使得ADC能夠在A(yíng)DC芯片中快速執行大量數字處理，分擔FPGA的一些數字處理負荷。這就為系統設計人員開(kāi)啟了許多其它可能性?，F在，采用這些先進(jìn)的新型GSPS ADC，系統設計人員針對各種各樣的平臺只需設計一種硬件，然后高效率地利用軟件重新配置該硬件，便可適應新的應用。

　　增強的高速數字處理

　　不斷縮小的CMOS工藝尺寸和先進(jìn)的設計架構相結合，意味著(zhù)ADC終于也能利用數字處理技術(shù)來(lái)改善性能。該突破是在20世紀90年代早期實(shí)現的，自此之后，ADC設計人員再也沒(méi)有回頭。隨著(zhù)硅工藝的改進(jìn)(從0.5 μm、0.35 μm、0.18 μm到65 nm)，轉換速度也得到提高。但是，幾何尺寸縮小使得晶體管變小，雖然速度更快(因而帶寬更高)，但就模擬設計性能而言，某些特性變得略差，例如Gm (跨導)。以前，這要通過(guò)增加更多校正邏輯來(lái)補償。然而，那時(shí)的硅仍很昂貴，導致ADC內部的數字電路數量相對較少。圖1所示為一個(gè)實(shí)例的功能框圖。

　　圖1.集成極少數字糾錯邏輯的早期單芯片ADC

　　隨著(zhù)硅技術(shù)發(fā)展到深亞微米尺寸(如65 nm)，數據轉換器除了內核能夠跑得更快(1 GSPS或更高)以外，規模經(jīng)濟性還使其可以增加大量數字處理。這是再次審視后發(fā)現的一個(gè)突破性進(jìn)展。通常，根據系統性能和成本要求，數字信號處理是由ASIC或FPGA處理。ASIC是專(zhuān)用電路，開(kāi)發(fā)需要耗費大量資金。因此，設計人員通常會(huì )讓ASIC設計長(cháng)期運行，以擴大ASIC開(kāi)發(fā)的投資回報。FPGA比ASIC便宜，不需要巨額開(kāi)發(fā)預算。然而，由于FPGA追求支持所有應用，所以其信號處理能力會(huì )受到速度和功效的限制。這是可以理解的，因為它具備ASIC所不具備的靈活性和重新配置能力。圖2所示為一個(gè)具有可配置數字處理模塊的RF采樣ADC (也稱(chēng)為GSPS ADC)的功能框圖。

　　圖2. 集成數字處理模塊的GSPS ADC

　　新一代GSPS ADC將徹底改變無(wú)線(xiàn)電設計，因為其為設計提供了極大的靈活性，下面將討論其中幾點(diǎn)。

　　· 高速數字處理

　　早先的無(wú)線(xiàn)電利用模擬混頻器和級聯(lián)數字下變頻器(DDC)的混合結構來(lái)將信號降頻至基帶以供處理，這涉及到大量硬件(模擬混頻)和電源(模擬域和ASIC/FPGA中的DDC域)。新一代RF采樣ADC的出現，使得DDC可以在充斥定制數字邏輯的ADC內部高速運行，這意味著(zhù)處理的功效要高得多。

　　· 通過(guò)JESD204B提供I/O靈活性

　　新一代RF采樣ADC不僅具有GSPS采樣能力，而且拋棄了過(guò)時(shí)的LVDS輸出，轉而采用高速串行接口。新的JEDEC JESD204B規范允許數字輸出數據通過(guò)CML(電流模式邏輯)以每通道最高12.5 Gbps的高通道速率傳輸，這就提供了高水平的I/O靈活性。例如，ADC既可在全帶寬模式下工作并在多個(gè)通道上傳輸數字數據，也可使用其中一個(gè)可用DDC并在一個(gè)通道上傳輸抽取的/經(jīng)處理的數據，只要輸出通道速率低于每通道12.5 Gbps即可。

　　· 可擴展的硬件設計

　　在硬件設計方面，DDC的使用提供了更高的靈活性。系統設計人員現在可以?xún)鼋YADC和FPGA的硬件設計，然后只需進(jìn)行細微的變更，重新配置系統便可適應不同的帶寬，只要ADC能夠支持。例如，利用所提供的DDC，一個(gè)無(wú)線(xiàn)電既可設計為全帶寬ADC (RF采樣ADC)，也可設計為IF采樣ADC(中頻ADC)。唯一的系統變更將是在RF側，針對IF ADC可能需要增加極少的混頻。絕大部分變更將是在軟件中進(jìn)行，配置ADC以支持新的帶寬。不過(guò)，ADC + FPGA硬件設計可以基本保持不變。這就形成了一個(gè)基準硬件設計，其可以適用于許多平臺，軟件要求是其唯一變數。

　　更多其他特性

　　深亞微米CMOS工藝帶來(lái)的高集成度開(kāi)創(chuàng )了ADC的新時(shí)代——越來(lái)越多的特性被內置于A(yíng)DC中。其中包括支持高效AGC (自動(dòng)增益控制)的快速檢測CMOS輸出，以及信號監控(如峰值檢波器)。所有這些特性都有助于系統設計，減少外部器件，縮短設計時(shí)間。

　　通信接收機設計更加靈活

　　一個(gè)非常常見(jiàn)的ADC使用案例是通信接收機系統設計。圖3所示為較早一代無(wú)線(xiàn)電接收機的功能框圖。

　　圖3. 用于蜂窩無(wú)線(xiàn)電的寬帶數字接收機

　　GSM無(wú)線(xiàn)電接收機的一般規格要求ADC的噪聲頻譜密度(NSD)至少為153 dBFS/Hz或更佳。眾所周知，NSD與ADC的SNR存在如下關(guān)系：

　　NSD = SNR + 10 log10 (fs ÷ 2)

　　其中：

　　SNR的單位為dBFS

　　fs = ADC采樣速率

　　常規軟件無(wú)線(xiàn)電設計

　　在寬帶無(wú)線(xiàn)電應用中，對高達50 MHz的頻段同時(shí)進(jìn)行采樣和轉換并不是罕見(jiàn)的事。為了正確地對50 MHz頻段進(jìn)行數字化，ADC將需要至少5倍的采樣帶寬，即至少約250 MHz。將這些數值代入上式，ADC達到–153 dBFS/Hz NSD要求所需的SNR約為72 dBFS。

　　圖4顯示了利用250 MSPS ADC對50 MHz頻段有效采樣所采用的頻率規劃。該圖還顯示了二次和三次諧波頻段的位置。

　　圖4. 采用250 MSPS ADC的50 MHz寬帶無(wú)線(xiàn)電的頻率規劃

　　ADC采樣的頻率都會(huì )落在A(yíng)DC的第一奈奎斯特(DC –125 MHz)頻段。這種現象稱(chēng)為混疊，因此這些頻率包括目標頻段、折回或混疊到第一奈奎斯特頻段的二次和三次諧波，如圖5所示，說(shuō)明如下：

　　圖5. 顯示在第一奈奎斯特區中的可用頻段，含二次和三次諧波

　　除NSD規格外，GSM、LTE和LTE-A等蜂窩通信標準還對SFDR (無(wú)雜散動(dòng)態(tài)范圍)有其它嚴格要求。這給前端設計帶來(lái)了很大壓力;對目標頻段中的信號進(jìn)行采樣時(shí)，前端能夠衰減干擾信號。

　　注意，常規無(wú)線(xiàn)電前端設計的SFDR規格，即抗混疊濾波器要求很難達到。滿(mǎn)足SFDR要求的最佳抗混疊濾波器(AAF)解決方案是采用帶通濾波器。通常，此類(lèi)帶通濾波器為五階或更高階。一款可以滿(mǎn)足此類(lèi)應用的SNR (或NSD)和SFDR要求的合適ADC是16位250 MSPS模數轉換器AD9467，采用AD9467的蜂窩無(wú)線(xiàn)電應用前端設計將類(lèi)似圖6所示。

　　圖6. 包括放大器、抗混疊濾波器和250 MSPS ADC的前端設計