汽車(chē)音響導航系統中DDR高速信號的PCB設計

在以往汽車(chē)音響的系統設計當中， 一塊PCB上的最高時(shí)鐘頻率在30~50MHz已經(jīng)算是很高了，而現在多數PCB的時(shí)鐘頻率超過(guò)100MHz,有的甚至達到了GHz數量級。為此，傳統的以網(wǎng)表驅動(dòng)的串行式設計方法已經(jīng)不能滿(mǎn)足今天的設計要求，現在必須采用更新的設計理念和設計方法，即將以網(wǎng)表驅動(dòng)的串行的設計過(guò)程， 改變成將整個(gè)設計各環(huán)節并行考慮的一個(gè)并行過(guò)程。也就是說(shuō)將以往只在PCB布局、布線(xiàn)階段才考慮的設計要求和約束條件， 改在原理圖設計階段就給予足夠的關(guān)注和評估，在設計初期就開(kāi)始分析關(guān)鍵器件的選擇，構想關(guān)鍵網(wǎng)線(xiàn)的拓撲結構，端接匹配網(wǎng)絡(luò )的設定， 以及在布線(xiàn)開(kāi)始前就充分考慮PCB的疊層結構，減免信號間的串擾方法，保證電源完整性和時(shí)序等因素。

本文主要介紹在汽車(chē)音響導航系統中使用的高速DDR200,在兼顧高速電路的基本理論和專(zhuān)業(yè)化設計經(jīng)驗的指導下， 保證信號完整性的PCB設計方法。

1 什么是DDR 及其基本工作原理

DDR SDRAM, 習慣稱(chēng)為DDR.DDR SDRAM即雙倍速率同步動(dòng)態(tài)隨機存儲器。

DDR內存是在SDRAM 內存基礎上發(fā)展而來(lái)的。SDRAM在一個(gè)時(shí)鐘周期內只傳輸一次數據， 它是在時(shí)鐘的上升期進(jìn)行數據傳輸;而DDR內存則是一個(gè)時(shí)鐘周期內傳輸兩次數據， 它能夠在時(shí)鐘的上升期和下降期各傳輸一次數據，因此稱(chēng)為雙倍速率同步動(dòng)態(tài)隨機存儲器。DDR內存可以在與SDRAM相同的總線(xiàn)頻率下達到雙倍的數據傳輸率。

如下圖1和圖2所示，DDR SDRAM相對SDRAM多了兩個(gè)信號： CLK# 與DQS。



CLK# 與正常CLK時(shí)鐘相位相反， 形成差分時(shí)鐘信號。而數據的傳輸在CLK與CLK# 的交叉點(diǎn)進(jìn)行， 即在CLK的上升與下降沿(此時(shí)正好是CLK#的上升沿)都有數據被觸發(fā)，從而實(shí)現雙倍速率傳輸。

DQS(DQ STrobe、數據選取脈沖)是DDRSDRAM中的重要功能， 主要用來(lái)在一個(gè)時(shí)鐘周期內準確的區分出每個(gè)傳輸周期，并在接收端使用DQS來(lái)讀出相應的數據DQ。

DQS在上升沿和下降沿都有效，與數據信號同時(shí)生成。DQS和DQ都是三態(tài)信號雙向傳輸。在讀操作時(shí)，DQS信號的邊沿在時(shí)序上與DQ 的信號邊沿處對齊， 而寫(xiě)操作時(shí)，DQS信號的邊沿在時(shí)序上與DQ信號的中心處對齊。

下面以圖1-DDR SDRAM讀操作時(shí)序圖為例，說(shuō)明DQS的控制原理：

①在沒(méi)有數據輸出的狀態(tài)時(shí)，DQS處于高阻抗水平。

② 接到READ指令后，DQS信號變?yōu)榈妥杩梗?并較數據輸出時(shí)間提前一個(gè)周期。

③ D Q S 信號在CLK與CLK# 的交叉點(diǎn)與數據信號同時(shí)生成，頻率與CLK相同。

④DQS信號持續到讀脈沖突發(fā)完了為止，完了后再度恢復到高阻抗水平。

2 基本規格

DDR SDRAM的基本規格(表1)。

表1 DDR SDRAM的基本規格

3 DDR200 的PCB 設計方法

下面以汽車(chē)音響導航系統中使用的DDR200為例，從PCB疊層結構的選擇、布線(xiàn)拓撲結構、串擾、電源完整性和時(shí)序等方面考慮的PCB設計方法。

3.1 PCB疊層結構的選擇

線(xiàn)路板的疊層結構直接決定了信號在各導體層的傳輸速度及延遲時(shí)間。根據電路構成及結構限制，結合高速信號及電源的返回路徑等EMI要求，在設計初期確定好疊層結構以及重要信號的布線(xiàn)層是十分重要的。本例的疊層結構及重要信號的布線(xiàn)層如圖3 所示。


根據板材不同， 導體銅厚， 各絕緣層厚及介電常數等也會(huì )有差異，導致高速信號傳輸線(xiàn)的特性阻抗Zo及傳輸延時(shí)Tpd的不同。

板材中絕緣介質(zhì)的介電常數εr=4.0,絕緣層厚PP1=60μm,PP2=200μm,PP3=800μm,導體銅厚35μm,且線(xiàn)寬W=100μm時(shí)，信號在表層(L1、L6)的傳輸延時(shí)TpdP140ps,特性阻抗ZoP56Ω，在內層L3布線(xiàn)的傳輸延時(shí)TpdP170ps,特性阻抗ZoP84Ω。

3.2 DDR SDRAM信號的布線(xiàn)標準

為控制傳輸線(xiàn)的阻抗及延時(shí)等的影響， 要先確定以下的布線(xiàn)設計標準：

*高速信號線(xiàn)條寬度，以保證傳輸線(xiàn)特性阻抗值：差分信號Zo 100Ω，其他信號ZoP50Ω。

*為減少傳輸線(xiàn)間的串擾，確定最小間距值。實(shí)際布線(xiàn)時(shí)要盡可能加大間距。

*可用過(guò)孔的孔直徑及過(guò)孔焊盤(pán)直徑：

①Build-up積層激光沖壓孔②內層盲埋孔(L2到L5使用)③通孔(L1到L6用)④各種過(guò)孔焊盤(pán)間最小間距。

3.3 DDR SDRAM器件的布局結構圖

DDR的數據傳送通常是一個(gè)發(fā)射端對應多個(gè)接收端的結構， 為實(shí)現數據的同步傳送，延遲時(shí)間的控制尤為重要。在構建器件Layout的時(shí)候重點(diǎn)考慮傳輸線(xiàn)分歧節點(diǎn)的選定，各段傳輸長(cháng)度相等等要求。如圖4,將DDR相關(guān)電路中的元器件都放在同一個(gè)面上， 并通過(guò) 星型及Y 型拓撲結構實(shí)現CLK、Data數據組，及Address/Command等各數據組之間的等長(cháng)布線(xiàn)控制。

3.4 高頻信號的布線(xiàn)優(yōu)先順序

依照設計要求的嚴格程度從最重要的信號線(xiàn)開(kāi)始布起，順序為：

CLK→Data→Address/Command

3.5 CLK差分信號的布線(xiàn)方法

針對DDR200中使用的CLK差分信號，布線(xiàn)拓撲圖如圖5 .布線(xiàn)注意點(diǎn)如下：

①差分阻抗要實(shí)現100Ω。

② 差分對CLK與CLK# 要等長(cháng)布線(xiàn)，但總長(cháng)度不要過(guò)長(cháng)。

即CLK( A - B - C 1 - D 1 ) = CLK( A - B -C1-D2)= CLK( A - B - C 2 - D 3 ) = CLK( A - B -C2-D4)3.6 DATA組的布線(xiàn)方法。



圖5 CLK布線(xiàn)拓撲圖

如圖6, 標明了DATA組所選的布線(xiàn)拓撲圖。布線(xiàn)注意點(diǎn)如下：

① 所有D A T A 信號從N A V I - C P U出發(fā)到每個(gè)D R A M 的長(cháng)度都要相等( 即A - B - C段)。

②等長(cháng)布線(xiàn)的誤差可以按同一Bit列及各組Bit間的誤差來(lái)控制，如表2。



圖6 DATA數據組的布線(xiàn)拓撲圖

表2



3.7 Address/Command的布線(xiàn)方法

如圖7,標明了Address/Command組所選的布線(xiàn)拓撲圖。布線(xiàn)注意點(diǎn)如下：

① 總布線(xiàn)長(cháng)( A - B - C - D ) 等長(cháng)， 且與CLK間的長(cháng)度誤差控制在一定范圍內。

②D段(D1,D2,D3,D4)的布線(xiàn)要等長(cháng)。



圖7 Address/Command數據組的布線(xiàn)拓撲圖

3.8 等長(cháng)布線(xiàn)的設計方法

為實(shí)現DATA組、Address/Command組等網(wǎng)線(xiàn)的等長(cháng)控制，可以采用曲線(xiàn)(或稱(chēng)矩形線(xiàn))的布線(xiàn)方法。但若曲線(xiàn)的長(cháng)度過(guò)長(cháng)或曲線(xiàn)間寬度DM過(guò)短，會(huì )因為電磁場(chǎng)間的耦合導致信號的傳輸延遲短于預想時(shí)間，過(guò)早被傳送到接收端，造成信號傳輸不等時(shí)的現象。

3.9 電源與地的布線(xiàn)方法

DDR200所使用的電源有2.5V、3.3V、Vref、Vtt等。布線(xiàn)注意點(diǎn)如下：

①Vref作為輸入Buffer用的基準電壓，要避免混入其他信號的噪音。布線(xiàn)時(shí)要同時(shí)注意同層信號間的耦合及相鄰上下層間的耦合問(wèn)題。還要避免跟Vtt(終端電壓)的互相干擾。尤其在本例的疊層結構中，要注意與第3層CLK線(xiàn)的層間耦合影響。

②為降低Vtt的走線(xiàn)阻抗，盡可能增加布線(xiàn)寬度，推薦鋪電源面。

4 結語(yǔ)

本文在DDR200工作原理的基礎上介紹了實(shí)現設備高性能的PCB設計方法。如今數字電路已經(jīng)出現了更高速的DDR2 及DDR3,希望本文的設計思路及高速信號的布線(xiàn)方法能對大家的設計有所幫助。