基于FPGA的誤碼率測試儀的設計與實(shí)現
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了關(guān)鍵技術(shù)的實(shí)現。
關(guān)鍵詞：誤碼測試，現場(chǎng)可編程門(mén)陣列
1、概述
在通信系統的設計實(shí)現過(guò)程中，都需要測試系統的誤碼性能。而常見(jiàn)的誤碼率測試儀多數專(zhuān)用于測試各種標準高速信道，不便于測試實(shí)際應用中大量的專(zhuān)用信道，并且價(jià)格昂貴，搭建測試平臺復雜。隨著(zhù)大規模集成電路的迅速發(fā)展，FPGA在保持其集成度高，體積小，功耗低，性?xún)r(jià)比高特性的同時(shí)，能夠實(shí)現越來(lái)越復雜設計功能，日益廣泛的應用于通信設備的設計實(shí)現。
本文提出了一種基于FPGA的誤碼率測試儀的方案，使用一片Altera公司的Cyclone系列的FPGA（EP1C6-144T）及相關(guān)的外圍電路，實(shí)現誤碼測試功能，主控計算機可以通過(guò)FPGA內建的異步串行接口（UART）配置誤碼測試儀并讀取誤碼信息，由計算機完成誤碼分析。同時(shí)，該方案還提供了簡(jiǎn)易的數據顯示，可以在脫離計算機的情況下，進(jìn)行通信系統工作性能的定性分析。
2、系統構成和工作流程
按照完成的功能，整個(gè)系統可以分為測試碼生成單元、誤碼測試單元、接口單元、顯示單元和時(shí)鐘生成單元以及主控計算機上運行的控制測試軟件六個(gè)部分，具體框圖如圖1所示。
圖1誤碼測試儀框圖
利用誤碼率測試儀進(jìn)行誤碼率測試的閉環(huán)測試平臺結構如圖2所示。對照圖1、圖2，將系統的工作流程描述如下。
圖2通信系統誤碼測試框圖
根據待測通信系統的數據速率由計算機通過(guò)UART配置時(shí)鐘生成單元，得到工作時(shí)鐘和各使能計數器的參數，使得系統按照預定時(shí)鐘工作；由測試碼生成單元按照設置好的時(shí)鐘將 測試碼發(fā)送給待測系統的發(fā)送設備；發(fā)送信號經(jīng)過(guò)信道仿真器后，由待測系統的接收單元接收、判決，再將接收數據和恢復的數據時(shí)鐘送入誤碼測試儀；誤碼測試儀中的誤碼測試單元完成輸入數據和本地數據的同步后，對輸入數據同本地數據進(jìn)行比較，統計誤碼數，每完成兩個(gè)測試碼周期的數據比較，就將誤碼信息通過(guò)UART發(fā)送給計算機，進(jìn)行誤碼統計，同時(shí)將誤碼數傳送給顯示單元，進(jìn)行處理后驅動(dòng)外部的四個(gè)七段數碼管，顯示本測試碼周期內的誤碼率。
3、關(guān)鍵技術(shù)及其實(shí)現
3.1測試碼的產(chǎn)生
本設計使用m序列作為測試碼，m序列發(fā)生器按照CCITT建議，生成用于低速數據傳輸設備測試誤碼的ｍ序列，其特征多項式為x9+x4+1，周期為512。利用m序列的偽隨機特性，可以很好的測試在不同的輸入組合下，系統的通信性能，同時(shí)，m序列極強的自相關(guān)性，便于測試儀實(shí)現輸入數據同本地測試碼同步，以便進(jìn)行誤碼計數。
3.2誤碼測試單元的實(shí)現
誤碼測試單元是整個(gè)系統的核心單元，其功能框圖如圖3所示。序列同步跟蹤單元的功能是利用m序列的自相關(guān)特性，將輸入的數據同本地的m序列同步起來(lái)，并將同步信息傳給碼元比較單元。
我們利用測試序列―m序列的自相關(guān)性實(shí)現接收序列與本地序列的同步。m序列的捕獲有很多方法，通常使用的有相關(guān)器法和循環(huán)累加法。相關(guān)器法的優(yōu)點(diǎn)是捕獲速度快，通常捕獲時(shí)間不超過(guò)兩個(gè)m序列的周期，但是相關(guān)器最大的問(wèn)題就是所需的邏輯資源太多。相比之下，循環(huán)累加法所需的邏輯資源很少，雖然捕獲時(shí)延較長(cháng)，但在測試環(huán)境下，通常是可以忍受的，另外，我們還可以采取一定的措施進(jìn)一步減少捕獲時(shí)延。循環(huán)累加器的工作原理如下，系統復位后，m序列發(fā)生器按照預設的參數生成m序列，存入m序列緩沖區，碼元同步后，在地址發(fā)生器的控制下，將m序列從緩沖區中讀出，同輸入序列按位進(jìn)行同或運算后進(jìn)行算術(shù)加，相加得到的和經(jīng)D觸發(fā)器緩沖一個(gè)時(shí)鐘周期后，輸入加法器，作為下一次加法運算的一個(gè)加數，從而實(shí)現本地序列同輸入序列的循環(huán)累加。累加和送入門(mén)限檢測器同所設門(mén)限比較，如低于門(mén)限，則地址發(fā)生使能和同步指示輸出均無(wú)效，為‘0’，如果高于所設門(mén)限，則兩信號置高。后面的碼元比較單元開(kāi)始工作，進(jìn)行輸入序列和本地序列的比較。地址發(fā)生器產(chǎn)生的地址由兩部分組成，即：
地址輸出＝累加地址+偏移地址
兩個(gè)地址的初值均為‘0’，累加地址計數范圍同m序列的長(cháng)度一樣，每個(gè)時(shí)鐘周期加1，第一個(gè)周期輸出的m序列從第一個(gè)碼元開(kāi)始輸出，加完一個(gè)m序列周期后，地址發(fā)生器檢查由門(mén)限檢測輸入的地址發(fā)生控制信號，如果該信號為‘0’，那么表示輸入序列同本地序列沒(méi)有同步，存在相位差，此時(shí)，偏移地址加1，累加地址重新開(kāi)始累加計數，使得第二個(gè)周期輸出的m序列從第二個(gè)碼元開(kāi)始輸出，實(shí)現了本地m序列相對于輸入序列的“滑動(dòng)”。
經(jīng)過(guò)本地碼的滑動(dòng)，同輸入序列完全同步，根據m序列的相關(guān)性，累加值會(huì )出現相關(guān)峰，超過(guò)門(mén)限檢測的門(mén)限值，此時(shí)，門(mén)限檢測單元就會(huì )將地址發(fā)生控制信號置‘1’，地址發(fā)生器的偏移地址不再變化，累加地址繼續循環(huán)計數，m序列緩沖區按照輸入的地址，將與輸入序列同步的m序列輸出至門(mén)限檢測單元和碼元比較單元，同時(shí)，經(jīng)過(guò)UART向主控PC發(fā)送開(kāi)始誤碼測試的消息。
當序列同步完成之后，門(mén)限檢測單元繼續工作，檢查序列的同步狀況，當某一時(shí)刻，相關(guān)峰值低于門(mén)限，則可以判斷系統誤碼率過(guò)高，或者數據傳輸過(guò)程中出現丟幀的情況。此時(shí)，門(mén)限檢測單元將同步指示和地址發(fā)生使能同時(shí)置為無(wú)效，開(kāi)始新一輪捕獲，同時(shí)經(jīng)過(guò)UART向主控PC發(fā)送停止誤碼測試的報警，等待下一次統計的開(kāi)始?？梢钥闯?，系統誤碼性能的設計指標同門(mén)限檢測單元中的門(mén)限可以建立對應關(guān)系，便于測試前的參數設置。圖4是測試碼捕獲的時(shí)序仿真圖，為了測試誤碼統計功能，我們將測試碼的前三個(gè)碼取反，以便形成誤碼。從圖中可以看出，當累加器的和高于門(mén)限時(shí)，同步指示為高，當一個(gè)新的測試碼周期開(kāi)始時(shí)，誤碼計數開(kāi)始，前三個(gè)測試碼是錯的，可以看到誤碼計數正確的統計了誤碼個(gè)數。
碼元比較單元將接收到的序列通本地產(chǎn)生的m序列按位作異或運算，每出現一個(gè)誤碼，就會(huì )輸出一個(gè)計數脈沖。誤碼計數單元按照預先設置好的參數，每檢測完兩個(gè)測試碼周期，就通過(guò)UART向傳送一次誤碼個(gè)數，便于主控計算機統計誤碼信息。
誤碼測試單元通過(guò)UART同PC機進(jìn)行通信，將誤碼信息發(fā)送給PC機，由PC機進(jìn)行誤碼數據的分析統計處理，并形成報表。UART通過(guò)系統提供的10MHz的時(shí)鐘分頻得到57.6Kbps的波特率。
3.3誤碼率實(shí)時(shí)顯示的實(shí)現
誤碼率的實(shí)時(shí)顯示是通過(guò)四個(gè)共陰極的七段數碼管實(shí)現的，主要用于誤碼測試儀脫離主控計算機工作時(shí)，通過(guò)對每?jì)蓚€(gè)測試碼周期的誤碼統計，將這一時(shí)段的實(shí)時(shí)誤碼率用科學(xué)計數法在七段數碼管上顯示出來(lái)，以便對通信系統的運行情況進(jìn)行定性的分析。第一個(gè)數碼管顯示個(gè)位和小數點(diǎn)，第二個(gè)數碼管顯示小數點(diǎn)后第一位，第三個(gè)顯示負號，第四個(gè)顯示一位數字，表示科學(xué)計數法的負幾次方。下面以?xún)蓚€(gè)測試碼周期（1024個(gè)碼）中統計到256個(gè)誤碼為例，說(shuō)明如何得到實(shí)時(shí)顯示。首先，將誤碼數送入比較器，分別同11、102進(jìn)行比較，256大于102，說(shuō)明誤碼率在101數量級，第四個(gè)數碼管顯示1，再將 1/101256＝2560＝
（101000000000）2的第12位和第11位取出，即（10）2＝2，作為第一個(gè)數碼管顯示的個(gè)位數，取出第10位、第9位和第8位，即（100）2按二進(jìn)制小數計算為0.5，則第二個(gè)數碼管顯示5。計算小數部分時(shí)，可用查表法，直接得到輸出數值，以簡(jiǎn)化計算。
3.4軟件測試平臺的設計
我們采用VisualC++和matlab混合編程來(lái)實(shí)現軟件測試平臺。VisualC＋＋是微軟公司推出的功能強大的軟件開(kāi)發(fā)調試工具，對計算機底層操作十分方便，通過(guò)API函數對串口進(jìn)行編程更是一項十分成熟的技術(shù)。matlab是MathWork公司發(fā)布的科學(xué)計算軟件，具有功能很強的繪圖功能和及其豐富的函數庫，給數據的分析、圖表的制作提供強大的支持。軟件測試平臺的基本思想是利用VisualC＋＋編制平臺的人機交互界面，以及完成同誤碼測試核的數據通信，再調用matlab里的函數，對得到的測試數據進(jìn)行分析輸出，同時(shí)在人機交互界面上顯示誤碼事件及其發(fā)生時(shí)刻。
4、結束語(yǔ)
本文提出了一種基于FPGA的誤碼率測試儀的設計實(shí)現方案，具有體積小，成本低，使用靈活，通過(guò)內建的UART同主控計算機進(jìn)行數據交換，同時(shí)發(fā)揮了FPGA速度快和計算機數據處理能力強的優(yōu)勢，獲得了較好的系統性能，可以方便的運用于通信設備的研制和測試。
同時(shí)，利用FPGA的在線(xiàn)可編程（ISP）能力，可以不斷升級、完善，實(shí)現更多的功能。在此基礎上，還能夠進(jìn)一步的進(jìn)行系統擴展，如使用加入單片機并移植嵌入式操作系統，將用點(diǎn)陣液晶代替數碼管，增加外部存儲（flash,RAM等），從而構成一個(gè)手持的誤碼測試系統，可以完全脫離主控計算機工作。
參考文獻：
[1]褚振勇，翁木云FPGA設計及應用，西安電子科技大學(xué)出版社
[2]張志勇等精通MATLAB6.5版，北京航空航天大學(xué)出版社
[3]CycloneFPGAFamilyDataSheet,Altera,March2003,ver1.1
[4]何強，何英MATLAB擴展編程清華大學(xué)出版社
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