基于PCI Express總線(xiàn)的數據采集設備的實(shí)現

1 引言

隨著(zhù)計算機技術(shù)的發(fā)展，數據傳輸帶寬的日益增長(cháng)，總線(xiàn)技術(shù)也在迅速的發(fā)展。高速信號傳輸，海量數據采集與記錄，實(shí)時(shí)視頻圖像處理以及其他數據處理的數據吞吐量現以kMb／s為量級。

未來(lái)計算機系統對帶寬和擴展性的要求已經(jīng)超越了第二代總線(xiàn)技術(shù)。第三代高性能I／O總線(xiàn)技術(shù)――PCI Express(PCIE)總線(xiàn)解決了以往總線(xiàn)的不足，它的發(fā)展將取代第二代總線(xiàn)成為新的數據總線(xiàn)，其提供了更加完善的性能、更多的功能、更強的可擴展性和更低的成本。

本文研究PCI Express總線(xiàn)技術(shù)的發(fā)展與構架，介紹采用Xilinx公司的FPGA與NXP公司的PHY器件實(shí)現一種經(jīng)濟簡(jiǎn)單的數據采集設備。在電路設計中，分析了總線(xiàn)信號高速布線(xiàn)的要求。

最后詳細介紹數據采集設備的數據通道部分在Xilinx Pipe Core中的實(shí)現，并通過(guò)WinDriver軟件開(kāi)發(fā)簡(jiǎn)單的驅動(dòng)程序。

2 PCIE總線(xiàn)發(fā)展和構架介紹

2.1 PCIE總線(xiàn)的發(fā)展

PCI Express是用來(lái)互連諸如計算機和通信平臺應用中外圍設備的第三代I／O總線(xiàn)技術(shù)，第一代總線(xiàn)包括ISA，EISA，VESA和微通道(Micro Channel)總線(xiàn)，而第二代總線(xiàn)則包括了PCI，PCI-X和AGP。PCIExpress是一種能夠應用于一點(diǎn)設備、臺式電腦、工作站、服務(wù)器、嵌入式計算機和通信平臺等所有周邊I／O設備互連的總線(xiàn)。

PCIE最初由InteI發(fā)展，并于1992年在市場(chǎng)發(fā)布。PCIE的體系結構繼承了第二代總線(xiàn)體系結構最有用的特點(diǎn)，并且采用計算機體系結構中新的開(kāi)發(fā)成果。它保留了原先的通訊模型和下載配置機制，但拋棄了共享總線(xiàn)的方式，采用點(diǎn)到點(diǎn)的總線(xiàn)連接方式。由于它提供了更高的性能特點(diǎn)和越來(lái)越大的帶寬，從而解決了PCI，PCI-X和AGP的許多缺點(diǎn)，是以后PC發(fā)展必然采用的接口總線(xiàn)，其必將取代PCI，PCI-X以及圖形加速器(AGP)。

2.2 PCIE總線(xiàn)的構架

PCI Express保持了與PCI尋址模式(加載-存儲體系結構具有單層地址空間)的兼容性，從而保證了對現有應用程序和驅動(dòng)的兼容性。同時(shí)，PCI Express的配置機制是與PCI一致的即插即用標準。

軟件層發(fā)出讀寫(xiě)請求，使用基于數據包、分段傳輸的協(xié)議通過(guò)物理層傳輸至I／O設備。鏈路層向這些數據包添加序列號和循環(huán)冗余校驗(CRC)以建立一個(gè)高度可靠的數據傳輸機制?；镜奈锢韺影▊鬏攲徒邮諏蓚€(gè)單工通道，統稱(chēng)為一個(gè)信道。1個(gè)lane的信道可以保證每個(gè)方向約250 MB／s標準帶寬，這其中大約200 MB／s用來(lái)傳輸數據，其余被文件的協(xié)議部分占用。這一速率為一般PCI設備的2～4倍，同時(shí)PCIExpress總線(xiàn)點(diǎn)到點(diǎn)的總線(xiàn)連接結構可以讓每個(gè)PCIExpress設備都具有這個(gè)帶寬。

3 基于FPGA與PHY器件的采集設備實(shí)現

3.1 采集通道器件和FPGA的選型及設計

采集設備包含2個(gè)采集通道，采用模／數轉換芯片ADS5102設計。ADS5102是德州儀器的一款10 b-65MSPS采樣率并帶內部電壓參考的模／數轉換器，采用1.8 V模擬供電。與同一類(lèi)型的ADS5103相比，它的采樣率更高，而且采用差分信號輸入，有效地提高了輸入信號的共模抑制比。

FPGA選用Xilinx公司Spartan-3系列XC3S1000。其采用90 nm材料生產(chǎn)，容量高、成本低，具有業(yè)界一流的區塊和分布，具有多達784個(gè)I／O，MicroBlaze 32位RISC軟處理器和支持乘法累加器(MAC)功能的嵌入XtremeDSP功能。

Xilinx Spartan-3 PCI Express設計包括一個(gè)PCIExpress Pipe Endpoint LogiCore。Xilinx低成本Spartan-3系列提供PCI Express協(xié)議層核。PCIE PipeEndpoint LogiCORE整合了分立的PCIE PHY，提供了全面的、完全符合PCI Express基礎規范(PCI Express Base Specification)v1.1的PCIE端點(diǎn)解決方案。

3.2 外部PHY器件PX1011A

NXP公司的PX1011A符合PCI Express規范v1.0a和v1.1，是一款與低成本FPGA一起使用而優(yōu)化的單通道2.5 Gb／s的PCI Express PHY器件。

數據由接收器的差分輸入接口進(jìn)入PXl011A，在被傳送到解串化電路之前，這些數據將小振幅的差分信號變?yōu)檐墝壍臄底中盘?。一個(gè)載波檢測電路將檢測線(xiàn)路上是否有數據并將這些信息傳送到串行器／解串器SERDES和物理編碼子層PCS。SERDES將這些數據串并轉化為10位并行數據。然后PCS采用8位／10位解碼器來(lái)恢復成8位數據格式。

在發(fā)送過(guò)程中，來(lái)自Pipe接口的8位數據通過(guò)一個(gè)8位／10位編碼算法進(jìn)行編碼。8位／10位編碼確保串行數據被直流平衡以避免交流耦合系統中的基帶漂移，它同時(shí)確保足夠的數據轉換以避免接收端的時(shí)鐘恢復。

PX1011A的MAC接口采用獨立的時(shí)鐘，由片內100 MHz的基準時(shí)鐘鎖相環(huán)產(chǎn)生。鎖相環(huán)有一個(gè)相對較高的帶寬來(lái)實(shí)現可選的擴頻并較少EMI。8 b數據接口在250 MFIz上運行并進(jìn)行SSTL2信號發(fā)送，這種模式與流行的FPGA I／O接口兼容。

3.3 硬件電路設計

采集部分硬件電路包含2個(gè)通道的ADC和觸發(fā)電路，每通道ADC轉換后的數據CH1[9：0]和CH2[9：0]傳輸到FPGA端口。PCIE接口電路包括3個(gè)部分：第1部分是PX1011A與FPGA的連接信號線(xiàn)，包括8位的收發(fā)信號TXD[7：0]和RXD[7：0]；控制信號RX_DATAK，RX_VALID，RX_CLK，RX_EIDLE，RX_POLAR，RX_PHY_STAT，TX_DATAK，TX_CLK，TX_EIDLE，TX_COMP，TX_DET_LOOP，TX PWRDN0，TX_PWRDN1，狀態(tài)信號STAT0，STAT1，STAT2和復位信號RESET。第2部分是PX1011A與PCIE接口的連接信號線(xiàn)，包括差分接收信號，差分發(fā)送信號，差分時(shí)鐘。第3部分是PCI Express的配置接口，包括PCIE_TMS，PCIE_TCK，PCIE_TDO，PCIE_TDI和PCIE_TRST。如圖1所示。

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