基于A(yíng)RM和FPGA的微加速度計數據采集系統設計
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由A／D轉換輸出轉換后的8位數字信號，可以從QuartusⅡ內置的邏輯分析儀中讀取，圖5為通過(guò)QuartusⅡ軟件內置邏輯分析儀查看讀取數據值的截圖。從圖5中可以看出在讀寫(xiě)方式中，在WR／RDY的上升沿開(kāi)始啟動(dòng)轉換，到INT的下降沿轉換完成，轉換時(shí)間可通過(guò)時(shí)間標尺計算出來(lái)，為24×40=960 ns，之后就可以通過(guò)RD的上升沿開(kāi)始讀取轉換后的數據到數據總線(xiàn)中，如圖5中的XDD以及YDD。因為單片機的處理速度一般都低于A(yíng)／D轉換芯片的速度，故將XDD與YDD的數據存儲到FPGA中的FIFO中，FIFO便起到數據緩沖的作用，以備接下來(lái)單片機對數據進(jìn)行讀取。本文引用地址：http://dyxdggzs.com/article/195475.htm
3．2 ARM系統接收FPGA數據
圖6為FPGA與ARM相連接部分的傳輸接口框圖。ARM系統主要控制數據采集的啟動(dòng)和采集結束后對數據的顯示和存儲，在數據采集的過(guò)程中，ARM處理器系統讀取FPGA中的數據，實(shí)際上是讀取FIFO中的數據。FIFO的容量可以通過(guò)軟件進(jìn)行設置，它有兩個(gè)狀態(tài)顯示信號，分別為ALFUL和EMPTY，ALFUL是指FIFO接近滿(mǎn)，當ALFUL從低電平變?yōu)楦唠娖胶?，ARM單片機系統就可以發(fā)送RDFIFO信號來(lái)讀取FIFO中的數據輸出端口的數據，當FIFO中的EMPTY信號從低電平變?yōu)楦唠娖?，表明FIFO中已無(wú)數據可讀，ARM單片機就開(kāi)始等待ALFUL的跳變進(jìn)行下一次的讀取。
3．3 加速度數據顯示和存儲
由ARM系統采集到的數據可通過(guò)串口線(xiàn)發(fā)送到上位機進(jìn)行實(shí)時(shí)顯示，也可以通過(guò)模擬IDE通信協(xié)議儲存到IDE硬盤(pán)中。LPC2210通過(guò)串口線(xiàn)與上位機進(jìn)行通信主要是應用ARM芯片LPC2210中的通用異步接收／發(fā)送裝置UART0，而使用LPC2210的通用可編程I／O口，可以模擬產(chǎn)生IDE硬盤(pán)的讀寫(xiě)時(shí)序，實(shí)現對存儲設備的讀寫(xiě)操作。這樣可以實(shí)現加速度數據的顯示和存儲。
4 結語(yǔ)
這里介紹一種MEMS器件微加速度計的數據采集設計方案，結合當前應用廣泛的處理芯片ARM和FPGA，給出了一種配置靈活、通用性強的數據采集方案。實(shí)驗中可準確采集美新加速度計MXR6150G／M的加速度信號，采集到的信號既可以在上位機實(shí)時(shí)顯示，又可以存儲在IDE接口硬盤(pán)中，達到了數據顯示和存儲的目的。
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