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嵌入式脈象采集儀電路設計
作者：
時(shí)間：2010-12-24
來(lái)源：網(wǎng)絡(luò )
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3 FPGA模塊的關(guān)鍵電路設計
3．1 脈象采樣控制器的設計
為了使設計簡(jiǎn)單化，對于脈象采集控制的FPGA設計，采用在SoPC系統外做控制電路部分，然后通過(guò)SoPC的PIO與SoPC連接。由脈象信號采樣的組成可知，脈象采集與FPGA相連的只有數據線(xiàn)接口和控制線(xiàn)，3路脈搏信號和3路信號共用一個(gè)ADC。
由于脈搏信號的頻率較低，大多在100 Hz以下，所以每一通道的脈搏信號采樣頻率設定為1 kHz左右就能滿(mǎn)足采樣的需要，也就是1 ms的時(shí)間間隔要對3個(gè)通道循環(huán)1遍。每一通道都經(jīng)過(guò)數據采集初始化、啟動(dòng)采集、數據輸出、鎖存等4步，計算每一步時(shí)間約為83μs。也就是說(shuō)，如果每一步都能在83μs內完成，就可以利用1個(gè)周期為83μs的外部時(shí)鐘控制狀態(tài)的翻轉。AD678的轉換時(shí)間是5μs，而NIOSⅡ的操作時(shí)間在ns級，所以 83μs內完全能夠完成每一步的操作需要。采集控制部分分為2部分實(shí)現，一部分實(shí)現83μs的時(shí)序，另一部分是采集的狀態(tài)機設計。83μs的實(shí)現采用外部時(shí)鐘分頻的方法，采集狀態(tài)機的轉換受83μs時(shí)序部分的輸出控制。狀態(tài)機的設計中，寸、關(guān)、尺三部分需要循環(huán)一遍，每一部又包括采樣的初始化、啟動(dòng)轉換、轉換結束、存數據等5步操作。具體源程序如下：
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