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基于SOPC的自定義外設FIFO
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時(shí)間：2011-01-11
來(lái)源：網(wǎng)絡(luò )
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3．1．3 行為模塊
行為模塊實(shí)現元件的硬件功能，當寫(xiě)請求(wrreq)信號有效時(shí)，向數據寄存器中寫(xiě)入數據，當讀請求(rdreq)信號有效時(shí)，讀取數據寄存器中的數據。在QuartusⅡ7．2環(huán)境下，基于EP2C20Q240C8器件的FIFO接口的仿真波形如圖1所示。
3．2 FIFO接口模塊的添加
在Quartus II工程中打開(kāi)SOPC Builder，在SOPC Builder界面的左欄中點(diǎn)擊Create new component打開(kāi)創(chuàng )建元件向導，彈出Component Editor，在HDL Files選項卡中添加HDL文件(FIFO interface．vhd)，并將其設置為頂層模塊。在Signals選項卡中出現FIFO interface中定義的信號。若出現紅色字體表示錯誤，需要將其接口類(lèi)型修改一下，如reset n被指定為clock類(lèi)型，傳輸方向為input，數據寬度為1，read-data被指定為avalon_slave類(lèi)型，傳輸方向為output，數據寬度為32，data被指定為export類(lèi)型，傳輸方向為export，數據寬度為32，等等。修改完之后，FIFO的地址對齊方式選擇動(dòng)態(tài)地址對齊Mermory(use dynamic bussizing)。時(shí)序設置也很重要，設置不當會(huì )造成數據的錯誤傳輸。系統FIFO的讀寫(xiě)時(shí)鐘為50MHz，周期為20ns，設定建立時(shí)間為 1ns，將所有設置設置完之后進(jìn)行保存。保存完之后在該工程目錄下會(huì )出現FIFO_interface_hw．tcl文件，FIFO控制器接口就出現在左欄中，若想在其它工程中使用該控制器，最簡(jiǎn)單的方法是將FIFO_inter-face．vhd、FIFO interface hw．tcl在FIFO interface hw．tcl～放在一個(gè)文件夾里，并將此文件夾放在QuartusⅡ的安裝目錄的ip文件夾中。
3．3 Nios CPU模塊
搭建好SOPC框架之后，生成CPU原理圖模塊如圖2所示。其中第二部分就是FIFO接口文件生成的模塊圖，包括輸入信號(data、 empty、full)和輸出信號(rdclk、rdreq、wrreq)。兩個(gè)PIO接口con和seg，分別用作數碼管的位選通和段選通。
4 軟件設計
軟件設計包括寄存器頭文件、驅動(dòng)軟件及測試程序的設計。寄存器頭文件FIFO reg．h定義了對FIFO進(jìn)行讀寫(xiě)操作的宏。IORD和IOWR是硬件抽象層提供的兩個(gè)訪(fǎng)問(wèn)寄存器的C語(yǔ)言宏。下面代碼是對FIFO的數據寄存器、狀態(tài)寄存器和控制寄存器進(jìn)行讀寫(xiě)操作的宏。
驅動(dòng)軟件包括FIFO．h和FIFO．c文件。FIFO．h定義了驅動(dòng)函數的原型和常量，FIFO．c則實(shí)現驅動(dòng)函數的功能。FIFO．c中定義了一個(gè)函數，實(shí)現將采集到的數據在數碼管上顯示的功能。例如采集到電壓值為5V電壓時(shí)，數碼管上顯示5．00。
5 結束語(yǔ)
本文通過(guò)介紹基于SOPC的自定義FIFO接口的詳細過(guò)程，用戶(hù)可以在SOPC設計環(huán)境下自定義任意接口控制器。定制元件是SOPC Builder靈活性的重要體現，大大擴展了NiosⅡ系統的應用范圍。本設計采用VHDL語(yǔ)言編寫(xiě)SOPC用戶(hù)自定義邏輯模塊，實(shí)現FIFO接口控制器的設計，此模塊已經(jīng)成功地在FFGA上實(shí)現數據采集模塊與Nios CPU之間的通信。通過(guò)創(chuàng )建元件配置向導定制FIFO接口元件的方法，對定制元件的設計具有較好的借鑒作用。
本文引用地址：http://dyxdggzs.com/article/195146.htm
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