一種高速化和集成化的數據采集系統的設計

　　目前需要對adc.v模塊進(jìn)行功能仿真，以此驗證該模塊的功能的正確性。仿真測試的方法就是給adc.v這個(gè)模塊的s_data數據輸入端，即A／D芯片的串行數據的輸出端，加載一組測試數據，每16個(gè)為一組測試數據，模擬在真實(shí)環(huán)境下從A／D芯片讀取出來(lái)的二進(jìn)制數據，然后在adc.v模塊的輸出端，即并行的16位寬的data_out端口觀(guān)察是否與給定的測試數據相一致。假如一致，則模塊的功能是正確的。假如有個(gè)別位的數據不一致，則需要檢查模塊的代碼是否存在問(wèn)題。在編輯器中編寫(xiě)Testbench程序如下（非關(guān)鍵的程序限于篇幅，就省略了）：

　　由上面的程序可以看見(jiàn)，給s_data端加載的一組16位二進(jìn)制數據為“0000-0011_0110_1011”。在ModelSim環(huán)境下，將待測試的文件與該測試文件放在同一個(gè)工程下，設置好相關(guān)參數后運行仿真可以得到如下仿真波形，如圖7所示。

圖7 仿真波形

　　由圖7可見(jiàn)，從data_out這個(gè)并行的數據端口讀出的數據正是在Testbench仿真測試文件中給定的那一組測試數據，仿真得到的結果是正確的。

　　4 數據采集系統的實(shí)驗

　　在FPGA控制A／D芯片接口的軟件設計中，是通過(guò)FPGA內部的邏輯電路實(shí)現了分頻，并將分頻后的信號作為A／D芯片工作的采樣時(shí)鐘，經(jīng)過(guò)測試，得知A／D芯片的采樣頻率為1.08 MHz，通過(guò)信號發(fā)生器，將輸入的模擬信號設為10 kHz、幅度為3 V的正弦波，采樣轉換后的數據上傳到上位機中，顯示的波形如圖8所示。

圖8 10KHZ信號輸入時(shí)得到的波形

　　在同等條件下，把輸入的模擬信號的頻率調整為5 kHz。A／D芯片的采樣頻率仍然為1.08 MHz。得到的顯示波形如圖9所示。

圖9 5 kHz信號輸入時(shí)得到的波形

　　由圖8和圖9可知，在對模擬信號采樣時(shí)，當采樣率不變時(shí)，輸入模擬信號的頻率越低，相對地就提高了采樣點(diǎn)、減小了采樣間隔，在圖形中就越能體現出原始模擬信號的信息，得到的波形就更加的理想。

　　5 結束語(yǔ)

　　本文在研究了FPGA和USB2.0技術(shù)的基礎上，提出了數據采集系統的總體設計方案，以FPGA和USB2.0為技術(shù)核心，設計了硬件電路和軟件代碼并在ModelSim環(huán)境下通過(guò)了仿真測試。該系統不僅能夠實(shí)現一般用途的數據采集，還實(shí)現了系統的高速化、集成化和低功耗工作，為便攜化數據采集系統提供了一種設計思路。