深度解讀基于USB接口VSAT基帶數據采集系統設計

0 引言

在眾多的衛星通信系統中，VSAT(甚小口徑衛星終端)衛星通信系統由于具有眾多特點(diǎn)，近年來(lái)發(fā)展很快，特別在專(zhuān)業(yè)通信網(wǎng)領(lǐng)域存在廣闊的市場(chǎng)，利用此系統進(jìn)行通信具有靈活性強、可靠性高、成本低、使用方便及小站可直接裝在用戶(hù)端等特點(diǎn)，并且VSAT用戶(hù)數據終端可直與計算機聯(lián)網(wǎng)，完成數據傳遞、文件交換、圖像傳輸等通信任務(wù)，從而擺脫了遠距離通信地面中繼站的問(wèn)題，因此，此系統廣泛用于石油、銀行、鐵路、民航、軍事等行業(yè)。

在VSAT系統中，用戶(hù)終端通常是由數字衛星接收機和計算機終端組成，數字衛星接收機包括下變頻器、解碼器、FEC(前向糾錯)，解復用器、數字基帶處理器和頻率合成器等部分，接收機輸出的數據一般通過(guò)RS-232，RS-422/449以1.2kbit/s-64kbit/s的數據率交給計算機完成應用處理，有些高速衛星數據接收設備解調以后，數據通過(guò)額外高速數據卡送入計算機。這種傳統的數據卡不僅安裝麻煩，且易受機箱內環(huán)境的干擾，特別是這種卡通常只能接收單路數據，受計算機插槽數量和地址，中斷資源的限制，不可能掛接多個(gè)設備，因此，資源浪費尤其嚴重。

針對這種情況，本文結合衛星接收設備數據采集的實(shí)際需要，設計了一種基于USB(通用串行總線(xiàn))接口的USAT基帶數據采集系統，該系統通過(guò)對USB接口控制邏輯的合理設計和芯片內部FIFO的有效運用，充分應用了CPLD(復雜可編程邏輯器件)的靈活性，僅采用單片USB接口控制芯片就實(shí)現了對多路多速率數字信號的實(shí)時(shí)采集，這與以往采用USB集線(xiàn)器來(lái)實(shí)現對多路多速率數字信號采集的系統相比，具有成本低、實(shí)現方便等優(yōu)點(diǎn)。

該系統最多可同時(shí)采集8路數字信號，單路最高速率可達2Mbit/s，系統用于控制的CPLD采用Altera公司的EPM7128SLC84;USB接口控制芯片采用Cypress公司EZ-USB FX2系列CY7C68013。

1 系統原理

1.1 USB簡(jiǎn)介

USB(通用串行總線(xiàn))是一種應用在PC領(lǐng)域的新型接口技術(shù)，支持在主機與各種即插即用外設之間進(jìn)行數據傳輸，它由主機預定傳輸數據的標準協(xié)議，在總線(xiàn)上的各種設備分享USB總線(xiàn)帶寬，它的主要優(yōu)點(diǎn)是：數據傳輸速率明顯快于一般的串口，支持控制傳輸、中斷傳輸、塊傳輸的和同步傳輸4種傳輸方式，以滿(mǎn)足不同外設的需要，最多可連接127個(gè)外設，支持熱拔插和即插即用，占用的系統資源少(只占用1個(gè)IRP(I/O請求包));無(wú)總線(xiàn)競爭等。USB總線(xiàn)技術(shù)的提出就是想利用單一的總線(xiàn)技術(shù)來(lái)滿(mǎn)足多種應用領(lǐng)域的需要，USB1.1協(xié)議支持低速1.5Mbit/s和全速12Mbit/s兩種傳輸速度。2000年發(fā)布了USB2.0協(xié)議，它向下兼容USB1.1協(xié)議，但在USB1.1的基礎上有了質(zhì)的提高，其理論傳輸速度可到480Mbit/s。

1.2 系統結構

該系統總體框架分采集控制部分、USB接口控制部分和主機3部分，系統框圖如圖1所示。

外部輸入的8路信號中時(shí)鐘、數據均為T(mén)TL電平，采集用的統一時(shí)鐘為3M赫茲，是由USB控制芯片的外部時(shí)鐘經(jīng)八分頻得到的。

系統的工作過(guò)程如下：每路信號在CPLD的控制下，按采集時(shí)鐘的統一節拍，各路信號的數據和時(shí)鐘都被采集進(jìn)CPLD。在CPLD內，先進(jìn)行各路信號的時(shí)鐘上升沿檢測，如檢測到時(shí)鐘上升沿，則在相應路數的標志位置1，這表明此時(shí)采到的數據有效，若沒(méi)檢測到時(shí)鐘上升沿，則在相應路數地標志位置0，表明此時(shí)采集的數據無(wú)效，這樣形成的各路信號數據，再加上各路信號數據是否有效的標志，形成2字節的數據送入USB控制芯片的FIFO中，數據進(jìn)入USB控制芯片后，通過(guò)USB接口將數據傳輸到主機，數據在主機中用軟件進(jìn)行處理，按照各路信號數據是否有效的標志位，將有效數據取出，組合成各路數據。

數據送入主機時(shí)的格式如圖2所示，前一字節為各路信號數據是否有效的標志，緊跟著(zhù)的字節為各路信號的實(shí)際數據，采用這種特殊的數據格式，以區分各路信號，便于采用統一的時(shí)鐘來(lái)實(shí)現對多路多速率數字信號的實(shí)時(shí)采集，從而減少了很多硬件電路，降低了成本和復雜性，實(shí)現更為方便，這也是本系統的一個(gè)創(chuàng )新點(diǎn)。

2 硬件構成

2.1 EZ-USB FX2(CY7C68013)芯片

CY7C68013屬于Cypress公司的FX2系列產(chǎn)品，它提供了對USB2.0的完整解決方案，該芯片雖然采用低價(jià)的8051單片機，但仍然能獲得很高的速度，主要包括USB2.0收發(fā)器、SIE(串行接口引擎)、增強型8051處理器、8.5KB的片上RAM，4KB FIFO存儲器、I/O口、數據總線(xiàn)、地址總線(xiàn)和GPIF(通用可編程接口)。

CY7C68013與外設有可編程接口GPIE和從FIFO兩種接口方式?？删幊探涌贕PIF是主機方式，可以由軟件設置讀寫(xiě)控制波形，靈活性很大，幾乎可以對任何8bit/16bit接口的控制器、存儲器和總線(xiàn)進(jìn)行數據的主動(dòng)讀寫(xiě)，使用非常靈活，從FIFO方式是從機方式，外部控制器可像對普通FIFO一樣對FX2的多層緩沖FIFO進(jìn)行讀寫(xiě)。在本設計中為了方便控制，采用從FIFO方式。

2.2 CPLD芯片EPM7128SLC84

在本設計中，所用的CPLD采用Altera公司的EPM7128SLC84。它屬于MAX7000系列，是Altera公司的基于第2代MAX結構的CPLD。它提供多達5000個(gè)可用門(mén)、128個(gè)宏單元，其引腳到引腳延時(shí)快達6ns?？梢匀菁{各種獨立的組合邏輯和時(shí)序邏輯功能，EPM7128S的優(yōu)點(diǎn)是它基于E2PROM，可以通過(guò)JTAG口進(jìn)行在線(xiàn)編輯，設計者可將設計內容從PC機上通過(guò)下載電纜和JTAG口對EPM7128S進(jìn)行任意次修改，它有多達100個(gè)I/O引腳可供編程使用，方便系統擴展存儲空間和外設。

本系統使用EPM7128S的主要功能是對各路信號的時(shí)鐘上升沿進(jìn)行檢測，另外還需要完成一些控制功能，完成各路信號數據的合路，形成特定的數據格式，送入USB控制芯片的FIFO中。

2.3 硬件連接

根據系統對數據傳輸的速度和實(shí)時(shí)性的要求，配置CY7C6013的工作接口模式為從FIFO模式，硬件連接方式如圖3所示。

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