基于Microblaze軟核FSL總線(xiàn)的門(mén)光子計數器設計與實(shí)
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3．2 通訊協(xié)議
Microblaze到計數IP核之間的通訊數據定義如下：本文引用地址：http://dyxdggzs.com/article/194785.htm
計數IP核到Microblaze之間的通訊數據定義如下：
3．3 計數IP核的設計實(shí)現
3．3．1 計數IP核的結構
計數IP核采用verilog硬件語(yǔ)言編寫(xiě)，其結構如圖6所示，頂層文件counterpulse3對接口進(jìn)行配置，并根據FSL總線(xiàn)上的命令參數選擇工作模式，pulsecount1、pulsecount2和pulsecount3分別是3種工作模式的代碼實(shí)現，fsloprt是與FSL進(jìn)行接口的代碼。
3．3．2 與FSL總線(xiàn)接口
fslopn．v的代碼完成與FSL總線(xiàn)接口功能。FSL總線(xiàn)是單向點(diǎn)對點(diǎn)的通道，它用于完成任意FPGA中兩個(gè)模塊的快速通訊。FSL總線(xiàn)是基于FIFO的，基于非共享的無(wú)仲裁通信機制，它的深度是可以設置的，最大可以到8k，具備高速的通信性能，其結構如圖7所示。
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