基于A(yíng)D7762和FPGA的數據采集系統設計
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控制寄存器1的地址是0X0001，設計中控制寄存器1的內容設為0X001B。設計中通過(guò)寫(xiě)控制寄存器1設置輸出數據頻率。讀時(shí)序控制A／D采樣數據的輸出。A／D的控制時(shí)序及工作狀態(tài)如圖4所示。本文引用地址：http://dyxdggzs.com/article/193417.htm
為低電平期問(wèn)依次將兩個(gè)寄存器的地址和內容寫(xiě)入A／D中，控制A／D的工作狀態(tài)。
AD7762串聯(lián)了3個(gè)濾波器。通過(guò)使用不同的濾波頻率、濾波器選擇和全通的結合，可以獲得大范圍的采樣速率。通過(guò)設置寄存器1的低3位濾波器的狀態(tài)設置數據輸出速率Rate，A／D中默認的濾波特性如表3所示。
表3是在A(yíng)／D內部時(shí)鐘為20 MHz時(shí)，可看出當rate=3’h3時(shí)→625 kHz；rate=3→312．5 kHz；rate=4→156．25 kHz；rate=5→78．125 kHz。
3．2 A／D讀時(shí)序控制
AD7762的讀時(shí)序如圖5所示。
A／D寄存器寫(xiě)成功后，A／D會(huì )根據寄存器設置的工作狀態(tài)進(jìn)行數據采樣和傳輸。當一個(gè)新的轉換數據結果有效時(shí)，A／D的
引腳會(huì )產(chǎn)生一個(gè)低脈沖信號送給FPGA，當FPGA接收到這個(gè)低脈沖信號時(shí)開(kāi)始接收A／D的采樣數據。由于AD7762是24位分辨率的A／D轉換器，而外部是16位數據線(xiàn)，所以從AD7762中讀取一個(gè)轉換結果，需要執行兩次16 bit讀數據操作。當
同時(shí)為低電平時(shí)，數據總線(xiàn)開(kāi)始傳播數據。在二次讀操作之間，
必須置高一個(gè)ICLK周期的高電平。數據傳輸結束后保持高電平，數據線(xiàn)處于高阻態(tài)，等待下一次有效數據的傳輸。
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