一種短波軟件無(wú)線(xiàn)電臺數字中頻單元的設計與實(shí)現
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1．4 音頻處理器設計
本電臺選用的音頻AD／DA器件是TI公司的TLV320AIC20芯片。它的工作電壓為3～5 V，當內置的FIR使能時(shí)，最大輸出轉換速率為22 KS／s，FIR旁路時(shí)的最大輸出轉換速率為88 KS／s。它內置有可編程輸入／輸出放大器，可編程采樣頻率等。
考慮到電臺接收端的實(shí)際收聽(tīng)效果，避免出現聲音忽大忽小的情況出現，對音頻信號需要進(jìn)行AGC處理。當音量(無(wú)論是輸入音量還是輸出音量)超過(guò)某一門(mén)限值，信號就會(huì )被限幅。限幅指的是音頻設備的輸出不再隨著(zhù)輸入而變化，輸出實(shí)質(zhì)上變成了最大音量位置上的一條水平線(xiàn)；當檢測到音頻增益達到了某一門(mén)限時(shí)，它會(huì )自動(dòng)減小增益來(lái)避免限幅的發(fā)生。另一方面，如果捕捉到的音量太低時(shí)，系統將自動(dòng)提高增益?；驹硎牵簩⑤斎氲囊纛l數據投影在一個(gè)固定區間內，從而使得不論輸入的數據數值大小都會(huì )等比例地向這個(gè)空間映射。一方面將獲得的音頻數據最大值與原來(lái)的峰值進(jìn)行比較，如果有新的峰值出現就計算新的增益系數；另一方面在一定的時(shí)間周期內獲取一個(gè)新的峰值，這個(gè)峰值與原峰值比較并計算新的增益系數。這個(gè)增益系數是相對穩定的。當音量加大時(shí)，信號峰值會(huì )自動(dòng)增加，從而增益系數自動(dòng)下降；當音量減小時(shí)，新的峰值會(huì )減小并且取代原來(lái)的峰值，從而使峰值下降，使增益系數上升。最后輸出的數據乘以新增益系數后映射到音頻信號輸入的投影區間內。
2 工程實(shí)現
實(shí)際項目中，對中頻數字處理單元的主要指標要求為：
(1)中頻頻率500 kHz；
(2)調制類(lèi)型：USB，LSB，AM，CW；
(3)接收機靈敏度≤60 μV(Signal—to—Noise—and—Distortion Ratio，SINAD≥12 dB)；
(4)AGCGC特性收中頻500 kHz輸入3．5(-36．1 dBm)～350 mV(3．9 dBm)時(shí)，DSP音頻輸出變化≤2 dB(10 kΩ)。
(5)音頻輸入≥100 mV(600 Ω)時(shí)，500 kHz中頻輸出≥-31 dBm。
(6)發(fā)射機互調特性：500 kHz中頻輸出≤-37 dBm(50 Ω)，雙音互調≤-45 dB。
2．1 數字中頻單元硬件平臺
針對設計要求，中頻A／D器件選用AD公司的AD9649-20芯片，其最高采樣率20 MS／s，支持差分輸入，14位輸出，1．8 V供電功耗僅有45 mW。中頻D／A器件選用AD公司的AD9764芯片，它的采樣率為125 MS／s，14位輸入，差分輸出，3 V供電時(shí)功耗45 mW，休眠功耗小于25 mW，具有28腳SOIC和TSSOP兩種封裝形式。采用FPGA作為核心處理器，選用ALTERA公司的EP3C16Q240器件。硬件平臺框圖如下所示。本文引用地址：http://dyxdggzs.com/article/193237.htm
2．2 工作流程
接收時(shí)：中頻輸入的500 kHz模擬中頻信號經(jīng)AD9649-20采樣后(采樣速率4．608 MHz)，數字信號并行輸出至FPGA；數字下變頻模塊把中頻信號下變頻為基帶信號，對應的采樣率從4．608 Mb／s變?yōu)?．6 Kb／s(總抽取率為480)?；鶐盘栂冉?jīng)AGC模塊處理，此模塊的2個(gè)輸出AA GC和DAGC分別用來(lái)控制前端模擬中頻放大器和后端的數字增益。之后數字基帶信號進(jìn)入調制解調模塊得到用戶(hù)所需信息，再通過(guò)音頻DAC輸出至話(huà)筒。
發(fā)送時(shí)：輸入音頻信號經(jīng)過(guò)音頻A／D變換后進(jìn)入FPGA音頻處理模塊，通過(guò)音頻AGC處理后在調制解調模塊進(jìn)行調制(用戶(hù)可以指定USB． LSB，AM，CW四種調制類(lèi)型)，調制后數據采樣率為9．6 kHz，FPGA的上變頻模塊經(jīng)過(guò)480倍的內插，最終輸出數據速率為4．608 MHz、中頻為500 kHz的中頻信號通過(guò)中頻DA器件AD9764輸出到射頻單元，混頻到射頻并進(jìn)行功率放大濾波后發(fā)射。
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