基于CPLD/FPGA的半整數分頻器的設計
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關(guān)鍵詞：VHDL CPLD/FPGA 數字邏輯電路設計 半整數分頻器
1 引言
CPLD（Complex programmable Logic Device，復雜可編程邏輯器件）和FPGA（Field programmable Gates Array，現場(chǎng)可編程門(mén)陣列）都是可編程邏輯器件，它們是在PAL、GAL等邏輯器件基礎上發(fā)展起來(lái)的。同以往的PAL、GAL相比，FPGA/CPLD的規模比較大，適合于時(shí)序、組合等邏輯電路的應用。它可以替代幾十甚至上百塊通用IC芯片。這種芯片具有可編程和實(shí)現方案容易改動(dòng)等特點(diǎn)。由于芯片內部硬件連接關(guān)系的描述可以存放在磁盤(pán)、ROM、PROM、或EPROM中，因而在可編程門(mén)陣列芯片及外圍電路保持不動(dòng)的情況下，換一塊EPROM芯片，就能實(shí)現一種新的功能。它具有設計開(kāi)發(fā)周期短、設計制造成本低、開(kāi)發(fā)工具先進(jìn)、標準產(chǎn)品無(wú)需測試、質(zhì)量穩定以及實(shí)時(shí)在檢驗等優(yōu)點(diǎn)，因此，可廣泛應用于產(chǎn)品的原理設計和產(chǎn)品生產(chǎn)之中。幾乎所有應用門(mén)陣列、PLD和中小規模通用數字集成電路的場(chǎng)合均可應用FPGA和CPLD器件。
在現代電子系統中，數字系統所占的比例越來(lái)越大。系統發(fā)展的越勢是數字化和集成化，而CPLD/FPGA作為可編程ASIC（專(zhuān)用集成電路）器件，它將在數字邏輯系統中發(fā)揮越來(lái)越重要的作用。
在數字邏輯電路設計中，分頻器是一種基本電路。通常用來(lái)對某個(gè)給定頻率進(jìn)行分頻，以得到所需的頻率。整數分頻器的實(shí)現非常簡(jiǎn)單，可采用標準的計數器，也可以采用可編程邏輯器件設計實(shí)現。但在某些場(chǎng)合下，時(shí)鐘源與所需的頻率不成整數倍關(guān)系，此時(shí)可采用小數分頻器進(jìn)行分頻。比如：分頻系數為2.5、3.5、7.5等半整數分頻器。筆者在模擬設計頻率計脈沖信號時(shí)，就用了半整數分頻器這樣的電路。由于時(shí)鐘源信號為50MHz，而電路中需要產(chǎn)生一個(gè)20MHz的時(shí)鐘信號，其分頻比為2.5，因此整數分頻將不能勝任。為了解決這一問(wèn)題，筆者利用VIDL硬件描述語(yǔ)言和原理圖輸入方式，通過(guò)MAX+plus II開(kāi)發(fā)軟件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整數分頻器電路的設計。
2 小數分頻的基本原理
小數分頻的基本原理是采用脈沖吞吐計數器和鎖相環(huán)技術(shù)先設計兩個(gè)不同分頻比的整數分頻器，然后通過(guò)控制單位時(shí)間內兩種分頻比出現的不同次數來(lái)獲得所需要的小數分頻值。如設計一個(gè)分頻系數為10.1的分頻器時(shí)，可以將分頻器設計成9次10分頻，1次11分頻，這樣總的分頻值為：
F=（910+111）/（9+1）=10.1
從這種實(shí)現方法的特點(diǎn)可以看出，由于分頻器的分頻值不斷改變，因此分頻后得到的信號抖動(dòng)較大。當分頻系數為N-0.5（N為整數）時(shí)，可控制扣除脈沖的時(shí)間，以使輸出成為一個(gè)穩定的脈沖頻率，而不是一次N分頻，一次N-1分頻。
圖2 模3計數器仿真波形
3 電路組成
分頻系數為N-0.5的分頻器電路可由一個(gè)異或門(mén)、一個(gè)模N計數器和一個(gè)二分頻器組成。在實(shí)現時(shí)，模N計數器可設計成帶預置的計數器，這樣可以實(shí)現任意分頻系數為N-0.5的分頻器。圖1給出了通用半整數分頻器的電路組成。
采用VHDL硬件描述語(yǔ)言，可實(shí)現任意模N的計數器（其工作頻率可以達到160MHz以上），并可產(chǎn)生模N邏輯電路。之后，用原理圖輸入方式將模N邏輯電路、異或門(mén)和D觸發(fā)器連接起來(lái)，便可實(shí)現半整數（N-0.5）分頻器以及（2N-1）的分頻。
4 半整數分頻器設計
現通過(guò)設計一個(gè)分頻系數為2.5的分頻器給出用FPGA設計半整數分頻器的一般方法。該2.5分頻器由模3計數器、異或門(mén)和D觸發(fā)器組成。
圖3 2.5分頻器電路原理圖
4.1 模3計數器
該計數器可產(chǎn)生一個(gè)分頻系數為3的分頻器，并產(chǎn)生一個(gè)默認的邏輯符號COUNTER3。其輸入端口為RESET、EN和CLK；輸出端口為QA和QB。下面給出模3計數器VHDL描述代碼：
library ieee;
use ieee.std-logic-1164.all;
use ieee.std-logic-unsigned.all;
entity counter3 is
port(clk,reset,en:in std-logic;
qa,qb:out std-logic);
end counter3;
architecture behavior of counter3 is
signal count:std-logic-vector(1 downto 0);
begin
process(reset,clk)
begin
if reset='1'then
count(1 downto 0)="00";
else
if(clk 'event and clk='1')then
if(en='1')then
if(count="10")then
count="00";
else
count=count+1;
end if;
end if;
end if;
end if;
end process;
qa=count(0);
qb=count(1)；
end behavior；
任意模數的計數器與模3計數器的描述結構完全相同，所不同的僅僅是計數器的狀態(tài)數。上面的程序經(jīng)編譯、時(shí)序模擬后，在MAX+PLUS II可得到如圖2所示的仿真波形。
圖4 2.5分頻器仿真波形圖
4.2 完整的電路及波形仿真
將COUNTER3、異或門(mén)和D觸發(fā)器通過(guò)圖3所示的電路邏輯連接關(guān)系，并用原理圖輸入方式調入圖形編輯器，然后經(jīng)邏輯綜合即可得到如圖4所示的仿真波形。由圖中outclk與inclk的波形可以看出，outclk會(huì )在inclk每隔2.5個(gè)周期處產(chǎn)生一個(gè)上升沿，從而實(shí)現分頻系數為2.5的分頻器。設inclk為50MHz，則outclk為20MHz。因此可見(jiàn)，該電路不僅可得到分頻系數為2.5的分頻器（outclk），而且還可得到分頻系數為5的分頻器（Q1）。
5 結束語(yǔ)
選用ALTERA公司FLEX系列EPF10K10LC84-4型FPGA器件實(shí)現半整數分頻后，經(jīng)邏輯綜合后的適配分析結果如表1所列。本例中的計數器為2位寬的位矢量，即分頻系數為4以?xún)鹊陌胝麛抵?。若分頻系數大于4，則需增大count的位寬。
表1 半整數分頻器適配分析結果
| 選用器件 | I/O延遲時(shí)間 | 使用引腳數 | 工作頻率 |
| EPF10K10LC844 | 17.7ns | 5/84（5.95%） | 68.02MHz |
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