基于FPGA的新型諧波分析儀設計
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關(guān)鍵詞：FPGA Verilog HDL Nios 諧波分析儀 實(shí)時(shí)操作系統
引言
隨著(zhù)節能技術(shù)和自動(dòng)化技術(shù)的推廣，電力電子裝置如變頻設備、變流設備等，容量日益擴大，數量日益增多，使電網(wǎng)中的諧波污染日益嚴重，給電力系統和各類(lèi)用電設備帶來(lái)危害，輕則增加能耗，縮短壽命，重則造成用電事故，影響安全生產(chǎn)。因此，消除諧波污染，把諧波含量控制在允許范圍內，已成為主管部門(mén)和用電單位的共同奮斗目標。
目前，電力系統中的諧波源，不但類(lèi)型多，而且分布廣，用戶(hù)電網(wǎng)中的諧波電流可能來(lái)自本身的非線(xiàn)性設備，也可能來(lái)自外線(xiàn)路，如不加以區分將給諧波治理造成困難。因此進(jìn)行諧波治理之前，必須要了解電網(wǎng)中諧波的次數及其含量，即必須進(jìn)行諧波的測試。諧波測量是諧波問(wèn)題的一個(gè)重要分支，它是諧波問(wèn)題研究的主要依據，也是研究分析問(wèn)題的出發(fā)點(diǎn)。
當前諧波測量的主要方式有3種。
圖1
（1）采用模擬濾波器的諧波測量
最早的諧波測量是采用模擬濾波器實(shí)現的。即采用帶阻濾波器將基波分量濾波，得到諧波分量；或采用帶通濾波器得出基波分量，再與被檢測量相減得到諧波分量。該檢測方法的優(yōu)點(diǎn)是電路結構簡(jiǎn)單，造價(jià)低，輸出阻抗低，品質(zhì)因素易于控制。但也有很多缺點(diǎn)，如精度不高、誤差較大等。
（2）基于傅里葉變換的諧波測量
隨著(zhù)計算機和微電子技術(shù)的發(fā)展，基于傅里葉變換的諧波測量是當今應用最多也是最廣的一種方法。它的核心理論建議在傅里葉變換的基礎上。根據傅里葉變換理論，將模擬信號采信變成離散化數字序列信號后，輸入微型計算機進(jìn)行傅里葉變換，計算得到基波和頻率為基波頻率整數倍的多次諧波的幅值和相位，然后將計算獲得的數據顯示在屏幕上或存放在磁盤(pán)中供將來(lái)統計使用。
（3）利用小波分析方法的諧波測量
小波分析作為調和分析的重大進(jìn)展，克服了傅里葉變換的頻域完全局部性，而在時(shí)域完全無(wú)局部性的缺點(diǎn)，即它在頻域和時(shí)域同時(shí)具有局部性。通過(guò)對含有諧波的電流信號進(jìn)行正交小波分解，利用多分辨的概念，將低頻段（高尺度）上的結果看作不含諧波的基波分量?；谶@種算法，可以利用軟件構成諧波檢測環(huán)節，同時(shí)由于其計算速度快，能快速跟蹤諧波的變化。小波變換應用在諧波測量方面尚處于初始階段。
圖2
本文給出了種基于FPGA的新型諧波測量?jì)x，該儀器集成了A/D采樣單元、FFT運算處理單元、顯示單元和網(wǎng)絡(luò )通信單元。系統使用FPGA內部實(shí)現的處理器Nios作為系統的嵌入式處理器，來(lái)控制14位高速A/D采樣芯片、FFT運算核和實(shí)現網(wǎng)絡(luò )通信功能、顯示功能。其FFT運算處理單元核心為基于FPGA的FFT運算核，采用先進(jìn)的多層并行流水線(xiàn)技術(shù)，可以在200μs內完成1024點(diǎn)的標準單精度浮點(diǎn)數FFT運算，理論上可以實(shí)現8路工頻輸入信號的FFT運算處理；A/D采樣單元使用14位高速A/D采樣芯片實(shí)現8路信號掃描采樣功能，并利用鎖相環(huán)實(shí)現同步采樣；顯示單元為L(cháng)CD顯示屏；網(wǎng)絡(luò )通信基于Ethernet和RS485，使用RFC 1600規范。該系統成本低廉，易于擴展、處理能力強大、可測量8路輸入信號50次以?xún)戎C波，精度可以達到GB/T 17626.7規定的A級測量?jì)x器精度要求。
1 系統總體設計
系統總體結構如圖1所示。
該系統從結構上分為CT/PT變送單元、A/D采樣單元、FFT運算處理單元、控制單元、顯示單元和網(wǎng)絡(luò )接口單元。CT/PT變送單元負責將輸入的150～390V電壓信號線(xiàn)性變換為5mA的電流信號，輸入的0～15A電流信號線(xiàn)性變換5mA的電流信號，并對信號進(jìn)行相位補償；A/D采樣單元對從CT/PT變送單元輸出的模擬信號每周波采樣256點(diǎn)，精確變換成14位的數字量；FFT運算處理單元負責處理A/D采樣單元輸出的數字量，進(jìn)行256點(diǎn)FFT變換運算；顯示單元負責顯示系統的全部顯示信息；網(wǎng)絡(luò )接口單元負責提供網(wǎng)絡(luò )通信的硬件實(shí)現電路；控制單元負責系統各個(gè)單元的控制，如控制A/D采樣單元的采樣頻率和采樣的啟動(dòng)及停止、PLL電路的輸出頻率計算、鍵盤(pán)輸入的響應、網(wǎng)絡(luò )通信的軟件實(shí)現、FFT運算處理單元的控制和數據傳輸等。
圖3
2 系統具體實(shí)現
CT/PT傳感器單元是該系統的關(guān)系環(huán)節之一，其性能直接決定整個(gè)系統能達到的精度等級。對其性能的主要要求有非線(xiàn)性度、相移、線(xiàn)性范圍、小信號響應和高頻衰減。非線(xiàn)性度、相移、線(xiàn)性范圍是最基本的性能指標，按照該系統的精度要求，非線(xiàn)性度必須小于0.1%；相移必須小于5'；線(xiàn)性范圍必須大于系統的輸入范圍并20%的裕量。小信號響應主要針對于CT，因輸入電流從0～15A變化，當輸入電流非常小時(shí)仍然需要精確變換，因此對CT的小信號性能要求較高。高頻衰減指標主要對高次諧波，通常傳感器對于高頻率信號有較強的衰減作用，表現為低通濾波器。而本系統最高需對2.5kHz信號進(jìn)行采樣分析，因此高頻衰減也是非常重要的指標不。本系統按照以上指標選用高性能CT/PT傳感器，滿(mǎn)足系統的精度要求。
A/D采樣單元采用了Maxim公司的MAX125高速8通道14位同步A/D采樣芯片，該芯片具有8個(gè)采樣通道，可以時(shí)對4個(gè)通道進(jìn)行掃描采樣，每個(gè)采樣周期只需對該芯片進(jìn)行兩次讀操作便能完成8個(gè)通道的采樣。A/D轉換使用逐次逼進(jìn)去，采樣總速率為250kHz，4通道同步掃描采樣時(shí)單個(gè)通道的采樣速率大于30kHz，遠遠超過(guò)本系統對16個(gè)通道同步采樣的速率要求。該芯片通過(guò)內部集成的多路開(kāi)關(guān)來(lái)實(shí)現4通道同步掃描采樣，芯片內部有一個(gè)416位的RAM用于存放每次掃描采樣的4通道數據。該芯片提供了14位的數據線(xiàn)，可以在一次掃描采樣結束后在4個(gè)時(shí)鐘周期內將4個(gè)采樣結果全部輸出。當采樣位數為14位，其LSB代表（1/2 13）VIN（VIN為最大電壓輸入值）即VIN/8192，而該芯片的采樣誤差僅為2個(gè)LSB即2VIN/8192，約為0.025%VIN，所以該采樣芯片能較好滿(mǎn)足本系統的精度要求。系統對單個(gè)通道的采樣速率要求為12.8kHz（每工頻周波采樣256點(diǎn)），而該芯片的單通道采樣速率大于30kHz，所以該芯片能較好滿(mǎn)足本系統的采樣速率要求。
從FFT的分析可知，其誤差很大程度來(lái)自采樣窗口和實(shí)際波形的同步不嚴格，造成頻譜泄漏。為消除頻譜泄漏引起的誤差，常用的方法有：硬件同步、加窗處理。硬件同步的方法比較多，常用的主要有使用PLL電路進(jìn)行同步。按照GB/T14549-1993要求，只允許使用矩形窗和漢寧窗，使用矩形窗時(shí)窗口間不能有間隔和重疊。為減少信號的混疊和頻譜泄漏，本系統的A/D采樣單元通過(guò)使用高精度的PLL實(shí)現嚴格的同步采樣，以保證窗口間無(wú)重疊和間隔，并能?chē)栏衽c被測信號頻同步，并在FFT運算單元實(shí)現了加漢寧窗處理。采樣單元基本原理如圖2所示。
FFT運算處理單元基于一塊Altera公司的EP1C20FPGA芯片，該芯片帶有294912位RAM，具有20060個(gè)LE，最大I/O引腳301。FFT運算處理單元采用先進(jìn)的多層并行流水線(xiàn)技術(shù)，工作在30MHz的頻率下，可以在1ms內完成8路工頻輸入信號的256點(diǎn)FFT運算處理。該處理單元的原理如圖3所示。
該單元實(shí)際包含兩大部分，即采樣控制邏輯部分和FFT運算部分。采樣邏輯部分負責MAX125的讀數據邏輯控制。FFT運算部分包括FFT控制邏輯、采樣數據緩存、FFT處理核與結果存儲FIFO。從IDT72V845輸出的14位采樣數據，首先暫存于采樣數據緩存中；然后FFT處理核從該緩存中讀取數據進(jìn)行處理；處理完畢的數據存放于結果FIFO中；FFT控制邏輯單元向Nios處理器申請中斷，Nios處理器響應應該中斷向FFT控制邏輯單元發(fā)送讀信號；然后從結果FIFO讀取分析結果。
以往FFT設計中，往往使用定點(diǎn)數。因為使用定點(diǎn)數時(shí)，系統結構相對簡(jiǎn)單、運算速度快，但精度不高。在FPGA中使用浮點(diǎn)數時(shí)，系統相對設計復雜，但精度高?；诒鞠到y對精度的苛刻要求，故采用浮點(diǎn)數進(jìn)行FFT的硬件算術(shù)實(shí)現。FFT處理核采用先進(jìn)的多層并行流水線(xiàn)技術(shù)，可以在1ms內完成8路256點(diǎn)的FFT運算。該單元實(shí)際相當于一個(gè)基于標準單精度浮點(diǎn)數的FFT變換協(xié)處理器，提供了簡(jiǎn)單可靠的接口以連接采樣單元和處理器，并能獨立進(jìn)行FFT處理。
顯示單元為一塊普通點(diǎn)陣LCD顯示屏，可以顯示各種諧波分析的數據和簡(jiǎn)單波形。該LCD顯示屏由處理器直接控制。
網(wǎng)絡(luò )接口單元是由1塊MAX485芯片和1塊RealTek8019以太網(wǎng)接口芯片構成。MAX485芯片提供了標準的RS485接口，其通信協(xié)議為標準IEC4000-5-104規約，該規約為IEC規定的標準電力系統通信規約。通過(guò)處理器的系統軟件實(shí)現，可以直接傳送分析結果數據給上層使用同樣規約的第三方綜合自動(dòng)化站或監控系統。RealTek8019是一塊全雙工以太網(wǎng)接口芯片，該芯片實(shí)現了RFC 1600規范中要求的物理層，提供了標準的以太網(wǎng)接口，其通信協(xié)議為標準的TCP/IP協(xié)議，通過(guò)處理器的軟件實(shí)現。
控制單元核心為使用FPGA實(shí)現的處理器Nios。Nios是Altera公司提供的基于Harvard結構的RISC通用處理器IP Core，目前最新版本為3.0，有16位和32位兩個(gè)版本。兩個(gè)版本均使用16位的RISC指令集，差別主要于系統總線(xiàn)帶寬。在系統開(kāi)發(fā)中使用Nios，可以根據需要自行配置處理器數目可多達512個(gè)。開(kāi)發(fā)者可在FPGA容量允許范圍內，自由配置處理器的Cache大小、指令集ROM大小、片內RAM和ROM大小、I/O引腳數目和類(lèi)型、中斷引腳數目、定時(shí)器數目、通用串口數目、擴展地址和數據引腳等處理器的性能指標，而且可以在處理器ALU中直接加入自行定義的數字邏輯，并添加自行定義的處理器指令?？梢?jiàn)，使用Nios具有極大靈活性和很高的處理效率。使用Altera公司推出的SOPC Builder開(kāi)發(fā)工具，開(kāi)發(fā)者可以快速開(kāi)發(fā)出滿(mǎn)足設計需要的處理器。該開(kāi)發(fā)工具支持C、C++語(yǔ)言，并提供了常用的功能類(lèi)庫。開(kāi)發(fā)者可以直接使用C、C++語(yǔ)言進(jìn)行系統軟件開(kāi)發(fā)，然后在線(xiàn)調試自行設計的Nios處理器和軟件。當軟件達到設計要求時(shí)，可通過(guò)該工具將執行代碼轉換成Flash文件格式或HEX文件下載到啟動(dòng)Flash或FPGA器件中，使所設計的系統可獨立運行。本系統使用的Nios為32位版本，約使用了2093個(gè)邏輯單元，具有64KB ROM和4KB RAM，工作在50MHz頻率。設計帶有3個(gè)中斷引腳、1個(gè)通用定時(shí)器/計數器和1個(gè)通用串行口，與FFT運算單元整合在同一FPGA芯片中。所有FPGA設計均使用Verilog HDL硬件描述語(yǔ)言進(jìn)行設計。
在高速數字系統中，使用直接整合在FPGA芯片中的處理器具有優(yōu)越的性能。在高速數字系統中，由于信號頻率的增加導致PCB連線(xiàn)呈現傳輸線(xiàn)特性，從而影響到信號的完整性。線(xiàn)路間的串擾、芯片間的連接拓撲、芯片的引腳分布和封裝形式、PCB的幾何特性及介電特性、過(guò)孔及電壓參考平面等均會(huì )嚴重影響高速信號的完整性。將電路中的高速數字信號部分整合在同一FPGA芯片中，則能有效解決以上的大部分影響因素，且可充分利用FPGA內部豐富的連線(xiàn)資源來(lái)增加系統的數字總線(xiàn)資源。FPGA可實(shí)現絕大部分數字電路設計，而將所需的功能直接整合在FPGA的設計中，因此可大大減小處理器外圍擴展電路數目，降低外圍電路和布局走線(xiàn)復雜度，減少影響高速信號完整性的因素，提高系統的抗干擾能力。FPGA具有豐富的部I/O引腳，可以充分滿(mǎn)足電路設計時(shí)的外部擴展連接需求。
圖4
由于處理器承擔著(zhù)多重任務(wù)，因此在系統軟件中入了實(shí)時(shí)操作系統RTOS作為操作系統環(huán)境。使用RTOS的優(yōu)勢是非常明顯的，它可屏蔽底層設備，提供多進(jìn)程的并發(fā)操作，合理調配優(yōu)先極不同的任務(wù)，有效管理內存空間，使開(kāi)發(fā)者可以集中精力關(guān)注于功能的實(shí)際算法，并且為軟件的調試、移植和有效復用提供良好的條件。本系統使用RTOS為源代碼開(kāi)放的μC/OSII。ΜC/OSII是由Jean J.Labrosse編寫(xiě)的源代碼公開(kāi)的RTOS，目前被移植到多種平臺上廣泛使用，是一個(gè)經(jīng)過(guò)實(shí)踐考驗的優(yōu)秀RTOS。ΜC/OSII可以同時(shí)管理64個(gè)進(jìn)程，每個(gè)進(jìn)程必須有不同優(yōu)先級。其中優(yōu)先級0、1、2、3、OS_LOWEST+PRIO-3，OS_LOWEST_PRIO-2，OS_LOWEST_PRIO-1和OS_LOWEST_PRIO為系統保留，所以最大可使用54個(gè)進(jìn)程。ΜC/OSII是一個(gè)搶占式的RTOS，即系統能中止低優(yōu)先級進(jìn)程的執行，使高優(yōu)先級的進(jìn)程獲得執行權，這樣能有效保障進(jìn)程調度的實(shí)時(shí)性。由于μC/OSII的內存管理功能過(guò)弱，因此本系統軟件中只使用了其進(jìn)程調度、互斥同步機制及通信機制部分，自行編寫(xiě)了內存管理部分以適應系統網(wǎng)絡(luò )通信時(shí)對內存管理的需求。在系統中創(chuàng )建了6個(gè)進(jìn)程，包括中斷響應進(jìn)程、Ethernet管理進(jìn)程、串口管理進(jìn)程、采樣控制進(jìn)程、FFT管理進(jìn)程及顯示進(jìn)程，其優(yōu)先級依次下降。中斷響應進(jìn)程負責處理中斷的響應和中斷的響應進(jìn)程調用；Ethernet管理進(jìn)程負責處理TCP/IP通信事件；串行口管理進(jìn)程負責處理RS485串口通信事件；采樣控制進(jìn)程負責管理采樣控制；FFT管理進(jìn)程負責FPGA的FFT處理單元和處理器之間的事務(wù)處理；顯示進(jìn)程負責控制LCD的顯示。
具體的軟件工作流程為：中斷響應進(jìn)程由于優(yōu)先級最高，所以可以及時(shí)對所有中斷進(jìn)行響應處理。在具體中斷發(fā)生時(shí)，中斷響應進(jìn)程首先判斷為何種中斷，然后調用相應的處理進(jìn)程，同時(shí)中斷響應進(jìn)程放棄CPU主動(dòng)休眠，從而讓處于低優(yōu)先級的處理進(jìn)程可以獲得CPU時(shí)間運行。在處理完中斷后，處理進(jìn)程主動(dòng)休眠，在更低優(yōu)先級的處理進(jìn)程可以處理完被打斷的工作。當所有處理進(jìn)程均無(wú)處理工作時(shí)，主動(dòng)喚醒中斷響應進(jìn)程。處于休眠態(tài)的中斷響應進(jìn)程可實(shí)時(shí)被中斷信號所喚醒，從而保證所有中斷均能得到實(shí)時(shí)響應。該系統軟件使用RTOS后，程序結構清楚，開(kāi)發(fā)人員可以把精力集中于控制算法上，而不必過(guò)多考慮底層的問(wèn)題，從而有效縮短開(kāi)發(fā)時(shí)間，程序的可靠性大大提高。
3 總結
按照本系統所制造的產(chǎn)品已經(jīng)通過(guò)實(shí)際測試，其基波幅值誤差小于0.2%，諧波幅值誤差小于5%，相位誤差小于0.2%，其精度滿(mǎn)足GB/T 17626.7規定的A級測量?jì)x器精度要求。該產(chǎn)品成本低廉，結構緊湊，抗干擾性強。實(shí)際應用中，用戶(hù)可按實(shí)際需求在變電站二次側任意設置諧波監測點(diǎn)，并可通過(guò)局域網(wǎng)或RS485接口方便地接入變電站管理系統中，從而有效實(shí)現對線(xiàn)路諧波的監測。
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