在Matlab中實(shí)現FPGA硬件設計

關(guān)鍵詞：Matlab；FPGA；System Generator；DSP

近年來(lái)，在數字通信、網(wǎng)絡(luò )、視頻和圖像處理領(lǐng)域，ＦＰＧＡ已經(jīng)成為高性能數字信號處理系統的關(guān)鍵元件。ＦＰＧＡ的邏輯結構不僅包括查找表、寄存器、多路復用器、存儲器，而且還有快速加法器、乘法器和Ｉ／Ｏ處理專(zhuān)用電路。ＦＰＧＡ具有實(shí)現高性能并行算法的能力，是構成高性能可定制數據通路處理器（數字濾波、ＦＦＴ）的理想器件。如Ｖｉｒｔｅｘ－ＩＩ Ｐｒｏ ＦＰＧＡ包含高性能的可編程架構、嵌入式ＰｏｗｅｒＰＣ處理器和３．１２５Ｇｂｐｓ收發(fā)器等。

但是，ＦＰＧＡ在數字信號處理領(lǐng)域的廣泛應用受限于幾個(gè)因素。首先，ＤＳＰ開(kāi)發(fā)人員不熟悉硬件設計，尤其是ＦＰＧＡ。他們使用Ｍａｔｌａｂ驗證算法，運用Ｃ語(yǔ)言或匯編語(yǔ)言編程，通常不會(huì )使用硬件描述語(yǔ)言（ＶＨＤＬ或Ｖｅｒｉｌｏｇ）實(shí)現數字設計。其次，雖然ＶＨＤＬ語(yǔ)言也提供了許多高層次的語(yǔ)言抽象，但是基于并行硬件系統的ＶＨＤＬ程序設計與基于微處理器的串行程序設計有很大的不同。

基于以上原因，Ｘｉｌｉｎｘ公司開(kāi)發(fā)了基于Ｍａｔｌａｂ的Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ工具。Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ是Ｓｉｍｕｌｉｎｋ中一個(gè)基于ＦＰＧＡ的信號處理建模和設計工具。該工具可以將一個(gè)ＤＳＰ系統表示為一個(gè)高度抽象的模塊，并自動(dòng)將系統映射為一個(gè)基于ＦＰＧＡ的硬件方案。重要的是，該Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ實(shí)現這些功能并沒(méi)有降低硬件性能。

１ Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ的特點(diǎn)

Ｓｉｍｕｌｉｎｋ為ＤＳＰ系統提供了強有力的高層次建模環(huán)境，可大量應用于算法開(kāi)發(fā)和驗證。Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ作為Ｓｉｍｕｌｉｎｋ的一個(gè)工具箱很好地體現了這些特性，同時(shí)又可以自動(dòng)將設計轉換為可綜合的高效硬件實(shí)現方案。該硬件實(shí)現方案忠實(shí)于原始設計，因此設計模型與硬件實(shí)現在采樣點(diǎn)（在Ｓｉｍｕｌｉｎｋ中定義）是一一對應的。通過(guò)使用Ｘｉｌｉｎｘ精心設計的ＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）核可以使硬件方案具有較小的延遲和體積。雖然Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ中的ＩＰ模塊是經(jīng)過(guò)功能抽象的，但是對于熟悉ＦＰＧＡ的設計者來(lái)說(shuō)，該模塊也具有直接訪(fǎng)問(wèn)底層硬件細節的能力。例如，可以指定Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ乘法器模塊使用Ｖｉｒｔｅｘ－ＩＩ系列ＦＰＧＡ中的專(zhuān)用高速乘法器元件，用戶(hù)定義的ＩＰ模塊也能夠作為黑盒子插入系統之中，等等。

使用Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ實(shí)現系統設計的主要特點(diǎn)有：

●在Ｓｉｍｕｌｉｎｋ中實(shí)現ＦＰＧＡ電路的系統級建模，并自動(dòng)生成硬件描述語(yǔ)言。

●自動(dòng)生成Ｍｏｄｅｌｓｉｍ測試程序，支持軟硬件仿真。

●支持用戶(hù)創(chuàng )建的Ｓｉｍｕｌｉｎｋ模塊。

●使用Ｘｉｌｉｎｘ ＦＰＧＡ自動(dòng)實(shí)現硬件系統。支持的Ｘｉｌｉｎｘ ＦＰＧＡ系列包括Ｓｐａｒｔａｎ－ＩＩ、Ｓｐａｒｔａｎ－ＩＩＥ、Ｓｐａｒ-ｔａｎ－３、Ｖｉｒｔｅｘ、Ｖｉｒｔｅｘ－Ｅ、Ｖｉｒｔｅｘ－ＩＩ、Ｖｉｒｔｅｘ－ＩＩ Ｐｒｏ。

２　使用Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ實(shí)現系統級建模

傳統的ＤＳＰ系統開(kāi)發(fā)人員在設計一個(gè)ＤＳＰ系統時(shí)，一般先研究算法，再使用Ｍａｔｌａｂ或Ｃ語(yǔ)言驗證算法，最后由硬件工程師在ＦＰＧＡ或ＤＳＰ上實(shí)現并驗證。典型的ＤＳＰ系統設計流程如下：

（１） 用數學(xué)語(yǔ)言描述算法。

（２） 設計環(huán)境中使用雙精度數實(shí)現算法。

（３） 將雙精度運算變?yōu)槎c(diǎn)運算。

（４） 將設計轉換為有效的硬件實(shí)現。

使用Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ可以簡(jiǎn)化這一過(guò)程。設計人員先在Ｍａｔｌａｂ中對系統進(jìn)行建模和算法驗證，經(jīng)過(guò)仿真后便可以直接將系統映射為基于ＦＰＧＡ的底層硬件實(shí)現方案?？捎茫樱椋恚酰欤椋睿胩峁┑膱D形化環(huán)境對系統進(jìn)行建模。Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ包括被稱(chēng)為Ｘｉｌｉｎｘ ｂｌｏｃｋｓｅｔ的Ｓｉｍｕｌｉｎｋ庫和模型到硬件實(shí)現的轉換軟件，可以將Ｓｉｍｕｌｉｎｋ中定義的系統參數映射為硬件實(shí)現中的實(shí)體、結構、端口、信號和屬性。另外，Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ可自動(dòng)生成ＦＰＧＡ綜合、仿真和實(shí)現工具所需的命令文件，因此用戶(hù)可以在圖形化環(huán)境中完成系統模型的硬件開(kāi)發(fā)。圖１為使用Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＤＳＰ設計系統的流程圖。

在Ｍａｔｌａｂ中，我們可以通過(guò)Ｓｉｍｕｌｉｎｋ的庫瀏覽器使用Ｘｉｌｉｎｘ ｂｌｏｃｋｓｅｔ庫中的模塊，Ｘｉｌｉｎｘ ｂｌｏｃｋｓｅｔ庫中的模塊可以與Ｓｉｍｕｌｉｎｋ其它庫中的模塊自由組合。Ｘｉｌｉｎｘ ｂｌｏｃｋｓｅｔ庫中最重要的模塊是Ｓｙｓｔｅｍ Ｇｅｎ-ｅｒａｔｏｒ，利用該模塊可完成系統級設計到基于ＦＰＧＡ的底層硬件設計的轉換工作?？梢栽冢樱螅簦澹?Ｇｅｎｅｒａｔｏｒ模塊的屬性對話(huà)框中選擇目標ＦＰＧＡ器件、目標系統時(shí)鐘周期等選項。Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ將Ｘｉｌｉｎｘ ｂｌｏｃｋｓｅｔ中的模塊映射為ＩＰ庫中的模塊，接著(zhù)從系統參數（例如采樣周期）推斷出控制信號和電路，再將Ｓｉｍｕｌｉｎｋ的分層設計轉換為ＶＨＤＬ的分層網(wǎng)表，之后，Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ即可調用Ｘｉｌｉｎｘ ＣＯＲＥ Ｇｅｎｅｒａｔｏｒ和ＶＨＤＬ模擬、綜合、實(shí)現工具來(lái)完成硬件設計。

由于一般的ＦＰＧＡ綜合工具不支持浮點(diǎn)數，因此Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ模塊使用的數據類(lèi)型為任意精度的定點(diǎn)數，這樣可以實(shí)現準確的硬件模擬。由于Ｓｉｍｕｌｉｎｋ中的信號類(lèi)型是雙精度浮點(diǎn)數，因此在Ｘｉｌ-ｉｎｘ模塊和非Ｘｉｌｉｎｘ模塊之間必須插入Ｇａｔｅｗａｙ Ｉｎ ｂｌｏｃｋ和Ｇａｔｅｗａｙ Ｏｕｔ ｂｌｏｃｋ模塊。通常Ｓｉｍｕｌｉｎｋ中的連續時(shí)間信號在Ｇａｔｅｗａｙ Ｉｎ ｂｌｏｃｋ模塊中進(jìn)行采樣，同時(shí)該模塊也可將雙精度浮點(diǎn)信號轉換為定點(diǎn)信號，而Ｇａｔｅｗａｙ Ｏｕｔ ｂｌｏｃｋ模塊則可將定點(diǎn)信號轉換為雙精度浮點(diǎn)信號。大部分Ｘｉｌｉｎｘ模塊能夠根據輸入信號類(lèi)型推斷輸出信號的類(lèi)型。如果模塊的精度參數定義為全精度，則模塊將自動(dòng)選擇輸出信號類(lèi)型以保證不損失輸入信號精度，并自動(dòng)進(jìn)行符號位擴展和補零操作。用戶(hù)也可以自定義輸出信號類(lèi)型來(lái)進(jìn)行精度控制。

３　使用中需注意的問(wèn)題

在ＦＰＧＡ系統設計中，時(shí)鐘的設計十分重要。因此必須正確理解Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ中的時(shí)鐘和ＦＰＧＡ硬件時(shí)鐘之間的關(guān)系。Ｓｉｍｕｌｉｎｋ中沒(méi)有明確的時(shí)鐘源信號，模塊在系統參數中定義的采樣周期點(diǎn)進(jìn)行采樣。硬件設計中的外部時(shí)鐘源對時(shí)序邏輯電路十分重要。在Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ模塊中，通過(guò)定義Ｓｉｍｕｌｉｎｋ Ｓｙｓｔｅｍ Ｐｅｒｉｏｄ和ＦＰＧＡ Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｐｅｒｉｏｄ參數可以建立Ｓｉｍｕｌｉｎｋ采樣周期和硬件時(shí)鐘間的關(guān)系，也可通過(guò)設置這些參數來(lái)改變Ｓｉｍｕｌｉｎｋ中模擬時(shí)間和實(shí)際硬件系統中時(shí)間的比例關(guān)系。Ｓｉｍｕｌｉｎｋ的系統周期一般是各模塊采樣周期的最大公約數。ＦＰＧＡ的硬件時(shí)鐘是單位為ｎｓ的硬件時(shí)鐘周期。例如，若Ｓｉｍｕｌｉｎｋ中有兩個(gè)模塊，采樣周期分別為２ｓ和３ｓ，而ＦＰＧＡ系統時(shí)鐘周期為１０ｎｓ，則Ｓｉｍｕｌｉｎｋ系統周期應該為兩個(gè)模塊采樣周期的最大公約數即為１ｓ。這意味著(zhù)Ｓｉｍｕｌｉｎｋ中的１ｓ對應實(shí)際硬件系統的１０ｎｓ。在生成硬件系統前，Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ將自動(dòng)檢查用戶(hù)定義的Ｓｉｍｕｌｉｎｋ系統周期參數是否與系統中模塊的采樣周期相沖突，如果沖突，則提示用修改Simulink系統周期參數。

圖4

有些情況會(huì )導致Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ模塊產(chǎn)生不確定數（ＮａＮ－ｎｏｔ ａ ｎｕｍｂｅｒ）。如在雙端口ＲＡＭ模塊中，兩個(gè)端口同時(shí)對模塊中的某一地址進(jìn)行寫(xiě)操作時(shí)，該地址中的數據將被標記為ＮａＮ。如果模塊中有不確定數出現，則表明該模塊的最終硬件實(shí)現將會(huì )有不可預測的行為，當Ｓｉｍｕｌｉｎｋ進(jìn)行仿真時(shí)，Ｓｙｓｔｅｍ Ｇｅｎｅｒａｔｏｒ將會(huì )捕捉該錯誤。

４　應用實(shí)例

圖２是一個(gè)圖像處理應用實(shí)例的系統實(shí)現框圖。該應用實(shí)例使用５５的二維ＦＩＲ濾波器完成圖像增強預處理。該系統將輸入圖像分別延遲０Ｎ（Ｎ為輸入圖像寬度）、１Ｎ、２Ｎ、３Ｎ、４Ｎ個(gè)采樣點(diǎn)后輸入５個(gè)Ｌｉｎｅ Ｂｕｆｆｅｒ，數據在Ｌｉｎｅ Ｂｕｆｆｅｒ中緩存后并行輸入５個(gè)５抽頭的ＭＡＣ ＦＩＲ濾波器。濾波器系統存儲于ＦＰＧＡ的塊ＲＡＭ中，圖像數據經(jīng)濾波器處理后輸出。圖３為Ｌｉｎｅ Ｂｕｆｆｅｒ實(shí)現框圖，圖４為５５濾波器框圖。