FPGA實(shí)現中的SERDES接口設計和測試

圖1給出了在一個(gè)復雜FPGA實(shí)現中的各種可能的SERDES接口。這個(gè)例子展示了一個(gè)網(wǎng)絡(luò )處理器位于系統中心的高性能電路板。SERDES應用用紫色標明，可以用FPGA實(shí)現的芯片用黃色標明。

圖1：典型的FPGA應用。

SERDES的類(lèi)型

有兩種基本類(lèi)型的SERDES接口：源同步(SS)協(xié)議和時(shí)鐘數據恢復(CDR)協(xié)議。這兩種類(lèi)型的主要差別是如何實(shí)現時(shí)鐘控制。源同步接口擁有一個(gè)伴隨傳送數據的時(shí)鐘信號；CDR沒(méi)有單獨的時(shí)鐘信號，而是把時(shí)鐘嵌入在數據中。即CDR接收器將相位鎖定在數據信號本身以獲取時(shí)鐘。表1概括了這兩種接口的基本差別。

表1：源同步和時(shí)鐘數據恢復SERDES接口的比較。

通常CDR協(xié)議運行在較高的數據速率和較長(cháng)的傳送距離，因此帶來(lái)很大的設計挑戰。鑒于這個(gè)緣故，本文將主要討論CDR的相關(guān)問(wèn)題。

時(shí)鐘數據恢復的基礎

顧名思義，CDR接收器必須從數據中恢復嵌入的時(shí)鐘。更準確地說(shuō)，是從數據信號的交換中獲取時(shí)鐘。

CDR發(fā)送器首先串行發(fā)送數據，然后將數據轉換成8b/10b編碼方案。編碼處理獲得8位數據并將其轉換成10位符號。8b/10b編碼方式可以在數據線(xiàn)上傳送相等數目的0和1，從而減少碼間干擾，并提供足夠多的數據邊沿，以便接收器在收到的數據流上鎖定相位。發(fā)送器將系統時(shí)鐘倍頻至傳送比特率，并以該速率在TX差分對上發(fā)送8b/10b數據。

CDR接收器的任務(wù)首先是在RX差分位流上鎖定相位，然后接收器按照恢復的時(shí)鐘進(jìn)行數據位對齊，接著(zhù)用接收器的參考時(shí)鐘進(jìn)行字對齊。最后，將數據進(jìn)行8b/10b解碼，供系統使用。

在CDR系統中，發(fā)送和接收系統通常擁有完全獨立的系統時(shí)鐘。這兩個(gè)時(shí)鐘在一個(gè)特定的變化范圍內非常關(guān)鍵，這個(gè)范圍大約是數百個(gè)PPM。

CDR電路與抖動(dòng)

CDR接口的主要設計挑戰是抖動(dòng)，即實(shí)際數據傳送位置相對于所期望位置的偏移?？偠秳?dòng)(TJ)由確定性抖動(dòng)和隨機抖動(dòng)組成。大多數抖動(dòng)是確定的，其分量包括碼間干擾、串擾、占空失真和周期抖動(dòng)(例如來(lái)自開(kāi)關(guān)電源的干擾)。而通常隨機抖動(dòng)是半導體發(fā)熱問(wèn)題的副產(chǎn)品，且很難預測。

傳送參考時(shí)鐘、傳送PLL、串化器和高速輸出緩沖器都對會(huì )傳送抖動(dòng)造成影響。對于給定的比特周期或者數據眼，傳送抖動(dòng)通常用單位間隔的百分比或UI(單位間隔)來(lái)說(shuō)明。例如，.2 UI的傳送抖動(dòng)表示抖動(dòng)由比特周期的20%組成。對于傳送抖動(dòng)而言，UI數值越低越好，因為它們代表較少的抖動(dòng)。

同樣地，CDR接收器將指定在給定比特率時(shí)所能容忍的最大抖動(dòng)量。典型的比特誤碼率(BET)標準是1e-12。接收抖動(dòng)仍然用UI來(lái)指定。較大的UI表明接收器可以容忍更多的抖動(dòng)。典型的接收器規格是.8 UI，這意味著(zhù)80%的比特周期可以是噪聲，此時(shí)接收器將仍然能夠可靠地接收數據。

抖動(dòng)通常用統計鐘形分布來(lái)量化，該分布在其定點(diǎn)處有理想的邊沿位置。

SERDES測試與眼圖

由于抖動(dòng)是SERDES系統中的一個(gè)主要挑戰，因此它也是測試和測量的關(guān)鍵所在。通過(guò)把高性能的示波器連接到SERDES信號來(lái)測量抖動(dòng)，并觀(guān)察“數據眼圖”(或眼圖)。對于一個(gè)給定的差分對，眼圖僅僅是由多個(gè)狀態(tài)轉換的波形圖疊加而成。采樣窗應足夠寬，能夠包含圖中的兩個(gè)交叉點(diǎn)。最終得到的畫(huà)面就象一個(gè)眼睛，它提供了信號質(zhì)量和抖動(dòng)的直觀(guān)形象。通常眼睛張得越開(kāi)，信號就越好。

圖2是一個(gè)在示波器上顯示的典型眼圖。圖中，用V度量眼睛張開(kāi)的高度，該值與1.2V的總電壓擺幅(從邏輯0到邏輯1)相對。有三個(gè)寬度(或者時(shí)間)度量值：UI度量整個(gè)比特率周期，H度量在共模電壓下的張開(kāi)度，T度量最小跳變電壓和最大跳變電壓下的寬度。較大的H、T和V值代表眼睛較寬，這說(shuō)明信號較好、抖動(dòng)較小。

圖2：一個(gè)數據眼圖示例。

抖動(dòng)測量設置

為檢測傳送抖動(dòng)，用誤碼率測試器(BERT)產(chǎn)生測試圖形，并送入評估板的SERDES接收端口。同樣地，將時(shí)鐘產(chǎn)生器連接到評估板的SERDES時(shí)鐘。在測試中，FPGA被配置成內部環(huán)回這個(gè)通道，因此接收到的測試圖形通過(guò)TX引腳傳送。將示波器連接到TX SERDES連接器，這樣就可以對傳送抖動(dòng)眼圖進(jìn)行分析。所有的評估板SERDES連接都采用的是50歐姆SMA連接器。整體結構如圖3所示。

圖3：抖動(dòng)測試設備的配置。

通過(guò)在FPGA SERDES接收端口引入抖動(dòng)，并監控環(huán)回SERDES輸出的比特誤差來(lái)測量接收抖動(dòng)容限。如圖3所示，首先將抖動(dòng)發(fā)生器連接到BERT圖形產(chǎn)生器。然后BERT產(chǎn)生器將偽隨機圖形序列(PRBS)發(fā)送到評估板的SERDES SMA輸入。這種配置允許工程師以一種受控的方式將抖動(dòng)引入到SERDES RX端口。FPGA被配置成環(huán)回，SERDES TX端口連接到BERT的比特誤差檢測端口。然后工程師就可以引入抖動(dòng)并觀(guān)察由FPGA產(chǎn)生的比特誤碼率(BER)。當BER超出規定時(shí)，工程師就知道已經(jīng)超過(guò)抖動(dòng)容限域值。這個(gè)數值應該等于或大于針對FPGA所指定的接收抖動(dòng)容限。

高速背板性能測量

通過(guò)背板配置驅動(dòng)FPGA的TX信號，工程師可以測量FPGA的背板SERDES鏈路傳輸特性，然后分析背板輸出的眼圖。首先使用BERT圖形產(chǎn)生器把PRBS位流饋送入FPGA評估板的SMA RX端口。通過(guò)把FPGA配置成環(huán)回，PRBS將出現在評估板的TX端口，并將被驅動(dòng)至同軸電纜，饋入諸如XAUI Z-Pack HM-Zd的背板。然后背板將位流饋送入連接到示波器的另一長(cháng)度的同軸電纜。系統要求規定了測試參數，例如PRBS圖形選擇、背板和FPGA評估板的走線(xiàn)長(cháng)度、同軸電纜的長(cháng)度、預加重和均衡設置、工作電壓以及VCC。

圖4展示了采用LatticeSC FPGA的測試設備采樣到的9個(gè)眼圖。每個(gè)眼圖下的數值是測量到的眼睛高度(圖2中的V度量)。注意增加預加重在每個(gè)比特率上改善了眼圖。預加重是SERDES發(fā)送器針對電纜和背板中信號衰減的補償。LatticeSC要求的眼睛高度是85mV，因此在3.8Gbps下16%的預加重是唯一不滿(mǎn)足要求的采樣。

圖4：采用LatticeSC FPGA的測試設備采樣到的9個(gè)眼圖。

本文小結

值得一提的是，SERDES接口為FPGA產(chǎn)品的選擇過(guò)程增加了一個(gè)參數。當選擇FPGA時(shí)工程師應該考慮可能的信道數目、信道的配置靈活性、接口速度、SERDES IP(即PCS)、傳輸規范和電氣要求。

FPGA產(chǎn)品和SERDES接口的速度和市場(chǎng)規模都在增長(cháng)。通過(guò)理解兩者功能和挑戰，設計團隊可以提升產(chǎn)品的可靠性和功能，并加快產(chǎn)品上市時(shí)間。