采用FPGA設計SDH設備時(shí)鐘

　　TSP8500提供兩類(lèi)時(shí)鐘輸出接口：①給SDH網(wǎng)元系統中各功能模塊提供38.88MHz系統時(shí)鐘sysclkout和2kHz系統幀頭信號sysfpout；②給其他網(wǎng)元設備提供2.048MHz的外同步輸出基準時(shí)鐘ext_clk_out。
　　該芯片需要外部輸入一路19.44MHz的本地時(shí)鐘，通過(guò)FPGA的內部PLL(鎖相環(huán)1)倍頻后得到311.04MHz高速時(shí)鐘，作為芯片內部數字鎖相環(huán)的工作時(shí)鐘。當所有參考源丟失時(shí)，為保證SEC仍然能夠輸出高質(zhì)量的時(shí)鐘，本地時(shí)鐘一般采用高穩定度的溫補晶振(TCXO)或者恒溫晶振（OCXO）提供。
　　該芯片還提供微處理器接口，用于各數字鎖相環(huán)的參考源選擇、工作模式的設置以及芯片內部工作狀態(tài)的查詢(xún)。
1.1 系統時(shí)鐘的設計實(shí)現
　　從圖1可以看出，芯片輸出的系統時(shí)鐘sysclkout，主要由一路全數字鎖相環(huán)（ADPLL）^[4]、主備互鎖模塊（實(shí)際上也是一路ADPLL）和FPGA的內部PLL (鎖相環(huán)2)共同完成。
　　該芯片可以從輸入時(shí)鐘中任選1路作為參考時(shí)鐘進(jìn)行跟蹤。應用該芯片時(shí)，用戶(hù)通過(guò)微處理器接口設置參考源的優(yōu)先級表（Priority table）后，芯片便可根據參考源的質(zhì)量等級自動(dòng)選擇最優(yōu)的參考源進(jìn)行鎖相跟蹤。
　　在TSP8500芯片中設計的ADPLL和其他類(lèi)型的鎖相環(huán)結構基本一致，主要由鑒相器、邏輯濾波器和數控時(shí)鐘產(chǎn)生器三部分組成。SEC要求在保持模式下仍然能夠輸出高質(zhì)量的時(shí)鐘，所以在用于產(chǎn)生系統時(shí)鐘的ADPLL中，增加了保持數據模塊。
　　系統時(shí)鐘工作在跟蹤模式時(shí)，通過(guò)ADPLL環(huán)路實(shí)現輸出系統時(shí)鐘和參考時(shí)鐘的同步。同時(shí)，將頻率控制字數據保存在FPGA內部自帶的RAM中（即圖1中的保持數據模塊）。當所有參考源丟失時(shí)，SEC進(jìn)入保持工作模式，芯片將保持數據模塊中保存的頻率數據按先進(jìn)后出的方式取出，對數控時(shí)鐘產(chǎn)生器進(jìn)行控制，保證了系統時(shí)鐘在保持模式下仍然能夠輸出高質(zhì)量的時(shí)鐘。
　　系統時(shí)鐘工作在自由振蕩模式時(shí)，由高頻時(shí)鐘直接自由分頻得到系統時(shí)鐘。
　　根據ITU-T G.813建議要求，SEC帶寬較窄（-3db帶寬在1～10Hz內）。在邏輯濾波器模塊，采用FPGA內部的數字邏輯實(shí)現二階線(xiàn)性濾波器，滿(mǎn)足了SEC噪聲傳遞特性的要求。為了靈活應用，濾波器的環(huán)路帶寬可以通過(guò)微處理器接口進(jìn)行靈活調整。當參考源切換時(shí)，通過(guò)濾波器的平滑設計，保證了頻率控制字緩慢變化，可靠地實(shí)現了參考源的平滑切換。
數控時(shí)鐘產(chǎn)生器模塊由高頻時(shí)鐘在頻率控制字的作用下進(jìn)行受控分頻得到。為了減小數控時(shí)鐘產(chǎn)生器輸出時(shí)鐘在受控分頻過(guò)程中產(chǎn)生的數字相位噪聲，TSP8500芯片設計時(shí)采用了獨特的“微小相位調整技術(shù)”，使數控時(shí)鐘產(chǎn)生器輸出時(shí)鐘的Cycle-Cycle抖動(dòng)僅0.4ns。
　　SEC一般都采用主備備份設計。由于SEC本身的帶寬較窄，俘獲速度較慢，當主備SEC跟蹤同一路參考源時(shí)，無(wú)法時(shí)刻保持主備SEC相位同步。設計中增加了主備互鎖模塊，保證了主備相位的快速同步。主備互鎖模塊也由ADPLL實(shí)現，但其環(huán)路帶寬設計的較寬，俘獲速度很快，足以保證主備相位準確同步。SEC工作在主模式時(shí)，主備互鎖模塊直接鎖定本板的全數字鎖相環(huán)ADPLL輸出的時(shí)鐘；而當SEC工作在備模式時(shí)，主備互鎖模塊鎖定對板送來(lái)的系統時(shí)鐘RDSYSCLK。
主備互鎖模塊輸出的時(shí)鐘，仍然有0.4ns的相位抖動(dòng)。在這里通過(guò)FPGA自帶的PLL（鎖相環(huán)2）進(jìn)行相位平滑。
　　主板的系統幀頭直接由主板的38.88MHz時(shí)鐘自由分頻得到。而備板的系統幀頭，則由本板的系統時(shí)鐘在主板送來(lái)的同步幀頭受控下分頻產(chǎn)生。由于主備系統時(shí)鐘的相位同步了，所以保證了系統幀頭的相位同步。
1.2 外同步時(shí)鐘的設計實(shí)現
　　芯片輸出的外同步時(shí)鐘ext_clk_out由一路ADPLL實(shí)現。
　　外同步時(shí)鐘可以從輸入時(shí)鐘或系統時(shí)鐘中任選一路作為參考時(shí)鐘進(jìn)行跟蹤；通過(guò)微處理器接口進(jìn)行選源。
　　外同步時(shí)鐘環(huán)路的濾波設計，也由FPGA內部的數字邏輯直接實(shí)現，但是環(huán)路帶寬設計得比較寬。當進(jìn)行參考源切換時(shí)，ADPLL會(huì )短暫地進(jìn)入保持工作模式，保證了輸出時(shí)鐘的穩定。
　　由于外時(shí)鐘頻率為2.048MHz，不能由311.04MHz時(shí)鐘整數分頻得到，所以數控時(shí)鐘產(chǎn)生器模塊采用了小數受控分頻設計。由于采用了小數分頻，數控時(shí)鐘產(chǎn)生器輸出的外同步時(shí)鐘的相位抖動(dòng)為0.8ns。
　　鑒于FPGA的PLL資源限制，外同步時(shí)鐘沒(méi)有采用APLL進(jìn)行濾抖，而是直接由數控時(shí)鐘產(chǎn)生器輸出。但是輸出時(shí)鐘的相位抖動(dòng)也遠遠能夠滿(mǎn)足小于0.05UI的要求。
2 輸出時(shí)鐘的性能指標測試
　　對TSP8500芯片輸出的系統時(shí)鐘和外同步時(shí)鐘的各項指標進(jìn)行了測試。下面主要給出時(shí)鐘的抖動(dòng)特性以及鎖定模式下SEC的相位漂移特性和保持模式下SEC的相位漂移特性。
2.1 輸出時(shí)鐘抖動(dòng)特性
　　將高速示波器設置為“長(cháng)余暉”模式，測試TSP8500輸出的系統時(shí)鐘sysclkout和外同步時(shí)鐘ext_clkout的信號波形，得到輸出時(shí)鐘的P-P抖動(dòng)特性。其中sysclkout時(shí)鐘的P-P抖動(dòng)小于100ps；ext_clkout時(shí)鐘的P-P抖動(dòng)小于2ns。
2.2 SEC的相位漂移特性
　　測試方法如圖2所示。

　　采用銣鐘作為測試時(shí)鐘基準源?；鶞蕰r(shí)鐘送TSP8500進(jìn)行跟蹤，同時(shí)送時(shí)間間隔分析儀。
　　TSP8500的系統時(shí)鐘sysclkout的參考源，通過(guò)CPU接口選定為時(shí)鐘基準源送來(lái)的2.048MHz時(shí)鐘。由于系統時(shí)鐘sysclkout輸出為38.88MHz，不便于用時(shí)間間隔分析儀進(jìn)行測試，所以采用外同步時(shí)鐘ext_clk_out接口輸出2.048MHz時(shí)鐘送時(shí)間間隔分析儀進(jìn)行TIE曲線(xiàn)的測試；而ext_clk_out時(shí)鐘的參考源，則通過(guò)CPU接口選擇sysclkout時(shí)鐘。
　　在跟蹤模式下，圖2中的開(kāi)關(guān)K閉合，測試24小時(shí)后得到的MTIE/TDEV曲線(xiàn)，如圖3所示。

　　從圖3的測試結論來(lái)看，TSP8500跟蹤模式下的相位漂移特性滿(mǎn)足ITU-T G.813建議要求。
跟蹤24小時(shí)后，將圖2的開(kāi)關(guān)K斷開(kāi)，TSP8500的系統時(shí)鐘自動(dòng)進(jìn)入保持工作模式，繼續用時(shí)間間隔分析儀表測試24小時(shí)，得到保持模式下的MTIE/TDEV曲線(xiàn)，如圖4所示。

　　從圖4的測試結論來(lái)看，TSP8500芯片在保持模式下的相位漂移特性也滿(mǎn)足ITU-T G.813建議要求。
　　采用單片FPGA實(shí)現的SEC芯片TSP8500，輸出時(shí)鐘滿(mǎn)足其在SDH設備中應用的要求，各項時(shí)鐘性能指標完全滿(mǎn)足ITU-T G.813的相關(guān)建議要求。TSP8500芯片已在國內某著(zhù)名通訊設備廠(chǎng)商開(kāi)發(fā)的SDH設備中得到應用。
　　另外，TSP8500芯片所采用的FPGA，其成本低于10＄，遠低于商用SEC芯片的價(jià)格，且功能可靠，具有相當高的性?xún)r(jià)比，有望得到更大規模的商用。